[发明专利]无滤波的数字锁相环

说明书

本公开涉及无滤波的数字锁相环。在一个例子中公开一种适用于避免环路带宽权衡的数字锁相环(DPLL)电路，该电路包括：频率维度频率检测器，具有外部频率输入和反馈频率输入，所述频率维度频率检测器包括测量所述外部频率输入和所述反馈频率输入之间的频率差并驱动脉冲信号的电路，其中如果差为正则所述脉冲信号为第一种类，如果差为负则所述脉冲信号为第二种类；和数控振荡器(NCO)，包括驱动输出时钟和响应所述脉冲信号来调节所述输出时钟频率的电路，其中NCO的输出提供所述频率维度频率检测器的反馈频率输入。

技术领域

本申请涉及音频信号处理领域，更具体地说，涉及提供无滤波的数字锁相环。

背景技术

音频产品的消费者期望音频处理应用的高质量音频和线性响应。

发明内容

在例子中，公开一种适用于避免环路带宽权衡的数字锁相环(DPLL)电路，电路包括：频率维度频率检测器，具有外部频率输入和反馈频率输入，所述频率维度频率检测器包括测量所述外部频率输入和所述反馈频率输入之间的频率差并驱动脉冲信号的电路，其中如果差为正则所述脉冲信号为第一种类，如果差为负则所述脉冲信号为第二种类；和数控振荡器(NCO)，包括驱动输出时钟和响应所述脉冲信号来调节所述输出时钟频率的电路，其中NCO的输出提供所述频率维度频率检测器的反馈频率输入。

附图说明

当结合附图阅读时，从以下详细描述中将最好地理解本公开。要强调的是，根据行业中的标准实践，各种特征未按比例绘制，仅用于说明目的。实际上，为了清楚起见，各种特征的尺寸可以任意增加或减小。

图1是根据本说明书的教导的锁相环(PLL)的框图。

图2是根据本说明书的教导，与采样率转换器的选定元件一起原位示出的无滤波的数字锁相环(DPLL)的框图。

图3是根据本说明书的教导的频率检测器的框图。

图4是示出根据本说明书的教导的频率检测器的另一实施例的框图。

图5是示出根据本说明书的教导的DPLL的所选元件的框图。

图6是示出根据本说明书的教导的PLL的详细视图的框图。

图7是示出根据本说明书的教导的PLL的另一实施例的框图。

图8是根据本说明书的教导的异步采样率转换器(ASRC)的所选元件的框图。

图9是根据本说明书的教导的用户操作头戴式耳机的图示。

图10是根据本说明书的教导的降噪耳机的框图。

图11是根据本说明书的教导的音频处理器的所选元件的框图。

具体实施方式

以下公开提供了用于实现本公开的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而无意于进行限制。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。不同的实施例可以具有不同的优点，并且任何实施例都不需要特定的优点。

锁相环(PLL)是信号处理中常见的基本电路。在信号处理应用中，处理电路以特定的采样频率接收输入信号。该信号可能在电路中以不同的采样频率进行处理。即使在信号处理器以与输入信号相同的标称采样频率工作的情况下，采样频率也可能存在一些失配，并且几乎不可避免的是，信号将彼此异相。

PLL的基本目的是从输入信号中恢复采样频率和相位，并在信号处理器中直接或以倍数匹配该采样频率。