[发明专利]存储器元件

说明书

本发明公开了一种存储器元件，该存储器元件包括一基板、一叠层结构、多个通道结构、多个存储层以及多个浅隔离结构。基板具有一上表面。叠层结构位于基板的上表面上，其中叠层结构包括交替堆叠于上表面上的多个绝缘层及多个导电层。通道结构穿过部分的叠层结构并电性连接于基板。各个存储层环绕所对应的各个通道结构。浅隔离结构由叠层结构的一顶面朝向基板的方向延伸，其中各个浅隔离结构包括一物质，此物质的介电常数小于3.9。

技术领域

本公开属于半导体技术领域，有关于一种半导体结构，特别是有关于一种存储器元件。

背景技术

近来，由于对于更优异的存储器元件的需求已逐渐增加，已提供各种三维(3D)存储器元件，例如是立体与非门(3D NAND)存储器元件或立体只读存储器(3D ROM)。此类三维存储器元件可达到更高的储存容量，具有更优异的电子特性，例如是具有良好的数据保存可靠性和操作速度。

在三维存储器元件的制作过程中，需要形成电性连接于基板的多个共同源极线以将三维存储器元件区分为多个区块及次区块。然而，共同源极线的数量过多可能导致三维存储器元件的尺寸变大。

因此，有需要提出一种先进的存储器元件及其制作方法以解决现有技术所面临的问题。

发明内容

在本公开中，提供一种存储器元件及其制作方法，以解决至少一部分上述问题。

根据本发明的一实施例，存储器元件包括一基板、一叠层结构、多个通道结构、多个存储层以及多个浅隔离结构。基板具有一上表面。叠层结构位于基板的上表面上，其中叠层结构包括交替堆叠于上表面上的多个绝缘层及多个导电层。通道结构穿过部分叠层结构并电性连接于基板。各个存储层环绕所对应的各个通道结构。浅隔离结构由叠层结构的一顶面朝向基板的方向延伸，其中各个浅隔离结构包括一物质，此物质的介电常数小于3.9。

根据本发明的一实施例，存储器元件的制作方法包括下列步骤。首先，提供一基板，基板具有一上表面。接着，在基板的上表面上形成一叠层结构，其中叠层结构包括依堆叠于该基板的该上表面上的多个绝缘层及多个导电层。形成穿过部分叠层结构的多个通道结构及多个存储层，通道结构电性连接于基板，各个存储层环绕所对应的各个通道结构。形成穿过叠层结构的一上部部分的多个上部开口。此后，在上部开口中形成多个浅隔离结构，浅隔离结构由叠层结构的一顶面朝向基板的方向延伸，其中各个浅隔离结构包括一物质，此物质的介电常数小于3.9。

根据本发明的一实施例，存储器元件的制作方法包括下列步骤。首先，提供一基板，基板具有一上表面。接着，在基板的上表面上形成一叠层本体，其中叠层本体包括交替堆叠于基板的上表面上的多个绝缘层及多个牺牲层。形成穿过叠层本体的多个通道结构及多个存储层，通道结构电性连接于基板，存储层环绕所对应的通道结构。形成穿过叠层本体的多个垂直开口。经由垂直开口移除牺牲层。在牺牲层被移除的位置形成多个导电层，使得交替堆叠在上表面上的绝缘层及导电层形成一叠层结构。此后，形成穿过叠层结构的一上部部分的多个上部开口。在上部开口中形成多个浅隔离结构，浅隔离结构由叠层结构的一顶面朝向基板的方向延伸，其中各个浅隔离结构包括一物质，此物质的介电常数小于3.9。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图，作详细说明如下。然而，本发明的保护范围当以权利要求所界定的范围为准。

附图说明

图1A绘示根据本公开的一实施例的存储器元件的上视图。

图1B绘示沿图1A的A-A’连线的根据本公开的一实施例的存储器元件的剖面图。

图2A至图2F绘示根据本公开的一实施例的存储器元件的形成方法的剖面图。

图3绘示根据本公开的另一实施例的存储器元件的剖面图。

图4A至图4F绘示根据本公开的又一实施例的存储器元件的形成方法的剖面图。