[发明专利]一种基于FPGA的并串转换方法在审
| 申请号： | 201910990807.7 | 申请日： | 2019-10-18 |
| 公开（公告）号： | CN112685345A | 公开（公告）日： | 2021-04-20 |
| 发明（设计）人： | 白志强;李战行;于云翔;顾健;孙东芳;王茂义;张广月;潘少鹏 | 申请（专利权）人： | 北京华航无线电测量研究所 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100013 *** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga 转换 方法 | ||
1.一种基于FPGA的并串转换方法，其特征在于，FPGA编写逻辑，将10bit并行数据添加起始位和停止位补成12bit并行数据，然后将12bit数据经过fifo转换到3倍时钟域下，再经过寄存器将12bit并行数据分为3个4bit并行数据，分别将3个4bit并行数据通过serdes转为3路串行数据，最终将3路串行数据合并为1路串行数据输出。
2.根据权利要求1所述的一种基于FPGA的并串转换方法，其特征在于，将10bit并行数据最高位补1bit 0，作为stop bit；最低位补1bit 1，作为start bit；并行数据时钟clk1x。
3.根据权利要求2所述的一种基于FPGA的并串转换方法，其特征在于，将12bit数据经过fifo转换到3倍时钟域下，具体为：
FPGA内部编写逻辑，利用PLL产生3倍并行数据时钟clk3x；产生一个fifo用作时钟域转换，将12bit并行数据以clk1x时钟写入fifo，然后用clk3x时钟读出，读出条件为非空即读，读出数据记为fifo_dout_12b。
4.根据权利要求3所述的一种基于FPGA的并串转换方法，其特征在于，FPGA内部编写逻辑，将fifo_dout_12b在clk3x时钟下经寄存器分为高中低3个4bit并行数据，这3个4bit并行数据在时序上分别相差1个clk3x时钟。
5.根据权利要求4所述的一种基于FPGA的并串转换方法，其特征在于，分别将高中低3个4bit并行数据通过serdes转换为3路串行数据，对应串行数据时钟为12倍时钟记为clk12x。
6.根据权利要求5所述的一种基于FPGA的并串转换方法，其特征在于，在串行时钟clk12x下将3路串行数据合并为1路输出到FPGA的1对差分引脚上，得到最终的串行数据输出。
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