[发明专利]一种基于FPGA的并串转换方法

说明书

本发明公开了一种基于FPGA的并串转换方法，FPGA编写逻辑，将10bit并行数据添加起始位和停止位补成12bit并行数据，然后将12bit数据经过fifo转换到3倍时钟域下，再经过寄存器将12bit并行数据分为3个4bit并行数据，分别将3个4bit并行数据通过serdes转为3路串行数据，最终将3路串行数据合并为1路串行数据输出。本发明不但节省成本，降低功耗，而且节省了硬件上的空间。

技术领域

本发明涉及数据传输领域，具体涉及一种基于FPGA的并串转换方法。

背景技术

目前，在数据传输领域，往往需要简单高速的数据传输接口，依靠单个差分对传输数据的应用越来越多，所以如何高效的将并行数据转换为串行数据成为研究的重点。目前较多的并串转换实现方案是选用TI的集成芯片SN65LV1023A将10bit并行数据转换为串行数据，然后通过单个差分对输出串行数据，这种方案比较成熟，但是硬件比较复杂，需要额外的外围电路。而xilinx 7系列FPGA芯片自带serdes高速串行收发器资源，可以实现高速串行信号的收发，省去了SN65LV1023A及大量外围电路，不但节省成本，降低功耗，而且节省了硬件上的空间。

发明内容

本发明需解决的技术问题是提供一种基于FPGA的并串转换方法。

为解决上述技术问题，本发明提供的一种基于FPGA的并串转换方法，采取技术方案如下：

FPGA编写逻辑，将10bit并行数据添加起始位和停止位补成12bit并行数据，然后将12bit数据经过fifo转换到3倍时钟域下，再经过寄存器将12bit并行数据分为3个4bit并行数据，分别将3个4bit并行数据通过serdes转为3路串行数据，最终将3路串行数据合并为1路串行数据输出。

本发明提出的一种基于FPGA的串并转换方法，利用xilinx 7系列FPGA芯片拥有的高速串行收发器实现并行信号转换为串行信号，实现TI公司SN65LV1023A芯片的串并转换功能，将10bit并行数据转换为串行数据通过单个差分对输出。10bit并行数据速率在10MHz～66MHz之间，对应串行数据速率在120Mbps～792Mbps之间。本发明不但节省成本，降低功耗，而且节省了硬件上的空间。

附图说明

图1为本发明实施例的基于FPGA的并串转换示意图。

具体实施方式

下面结合附图和实施例对本发明技术方案进一步详细描述。

实施例选用xilinx 7系列FPGA芯片，实施例基于所述FPGA的并串转换方法，如图1所示，包括如下步骤：

1.确定需要进行并串转换的10bit并行数据速率，对应并行数据时钟clk1x，取值范围在10MHz～66MHz之间。

2.将10bit并行数据补成12bit并行数据，最高位补1bit 0，作为stop bit；最低位补1bit 1，作为startbit。

3.FPGA内部编写逻辑，利用PLL产生3倍并行数据时钟clk3x，取值范围在30MHz～198MHz之间。产生一个fifo用作时钟域转换，将12bit并行数据以clk1x时钟写入fifo，然后用clk3x时钟读出，读出条件为非空即读，读出数据记为fifo_dout_12b。

4.FPGA内部编写逻辑，将fifo_dout_12b在clk3x时钟下经寄存器分为高中低3个4bit并行数据，这3个4bit并行数据在时序上分别相差1个clk3x时钟，再将这3个4bit并行数据分别送入3个4bit转1bit的serdes并串转换模块，得到3路串行数据，对应串行数据时钟为12倍并行数据时钟clk12x，时钟对应频率范围为120MHz～792MHz。

5.FPGA内部编写逻辑，在串行时钟clk12x下将3路串行数据合并为1路输出到FPGA的1对差分引脚上，得到最终的串行数据输出。