[发明专利]一种FPGA芯片及其配置方法

权利要求书

1.一种FPGA芯片的配置方法，其特征在于，所述FPGA芯片包括初始化配置转换模块、通用并行总线路由模块和至少一个可编程逻辑模块，一个所述可编程逻辑模块中包含一个IP核，所述方法包括：

在FPGA芯片上电时，所述初始化配置转换模块接收用户配置信息，初始化配置转换模块并将所述用户配置信息转换成初始化配置信息；

所述通用并行总线路由模块根据所述初始化配置信息进行数据总线编址，所述通用并行总线路由模块生成第一IP核配置信息；所述第一IP核配置信息包括至少一个第一IP核数据以及与各所述第一IP核数据关联的第一IP核地址；所述总线编址，是使用统一地址编址方式和总线格式对数据进行处理；

所述可编程逻辑模块在检测到所述IP核的目标IP核地址与所述第一IP核配置信息中的第一IP核地址匹配时，所述可编程逻辑模块读取与所述第一IP核地址匹配的所述第一IP核配置信息中的所述第一IP核数据，所述可编程逻辑模块并将读取的所述第一IP核数据写入与所述目标IP核地址对应IP核的寄存器中。

2.根据权利要求1所述FPGA芯片的配置方法，其特征在于，所述可编程逻辑模块并将读取的所述第一IP核数据写入与所述目标IP核地址对应IP核的寄存器中之后，包括：

所述通用并行总线路由模块在检测到并口更新配置信息时，根据所述并口更新配置信息进行数据总线编址，所述通用并行总线路由模块生成第二IP核配置信息；所述第二IP核配置信息包括至少一个第二IP核数据以及与各所述第二IP核数据关联的第二IP核地址；

所述可编程逻辑模块在检测到所述IP核的目标IP核地址与所述第二IP核配置信息中的第二IP核地址匹配时，读取与所述第二IP核地址匹配的所述第二IP核配置信息中的所述第二IP核数据，并将读取的所述第二IP核数据写入与所述目标IP核地址对应IP核的寄存器中。

3.根据权利要求2所述FPGA芯片的配置方法，其特征在于，所述FPGA芯片还包括串并转换接口模块，所述通用并行总线路由模块在检测到并口更新配置信息时，所述通用并行总线路由模块根据所述并口更新配置信息进行数据总线编址，生成第二IP核配置信息之前，包括：

所述串并转换接口模块定时或实时扫描串口信息接口，在所述串口信息接口存在串口信息输入时，所述串并转换接口模块将所述串口信息转换成并口更新配置信息。

4.根据权利要求2所述FPGA芯片的配置方法，其特征在于，所述在所述通用并行总线路由模块检测到并口更新配置信息时，所述通用并行总线路由模块根据所述并口更新配置信息进行数据总线编址，生成第二IP核配置信息之前，包括：

所述通用并行总线路由模块定时或实时扫描并口信息接口，在所述并口信息接口存在并口更新配置信息输入时，确认检测到所述并口更新配置信息。

5.根据权利要求1所述FPGA芯片的配置方法，其特征在于，所述初始化配置转换模块包括选择单元、转换单元、输出单元，所述方法中将所述用户配置信息转换成初始化配置信息，包括：

所述选择单元根据与所述用户配置信息的信息类型对应的读取方式读取所述用户配置信息；

所述转换单元将读取的所述用户配置信息的格式转换成地址数据格式；

所述输出单元将转换成地址数据格式的所述用户配置信息通过异步FIFO的方式输出为所述初始化配置信息。