[发明专利]包括选择器的半导体器件

说明书

一种半导体器件包括：下部堆叠结构，包括下部字线；上部堆叠结构，在下部堆叠结构上并且包括上部字线；解码器，与下部堆叠结构和上部堆叠结构相邻；连接到解码器的信号互连；下部选择器，连接到信号互连并且还连接到下部字线；上部选择器，连接到信号互连，不与下部选择器直接接触，并且还连接到上部字线。

技术领域

与示例实施方式一致的器件和方法涉及具有一个或更多个选择器的半导体器件以及形成该半导体器件的方法。

背景技术

随着半导体器件的集成密度的增加，已经尝试了垂直地形成多个堆叠结构的技术。地址信号互连的数量(量)已逐渐增加。互连数量的增加使得难以提高集成密度。将两个部件连接到一个互连的技术导致不必要的功耗增加。

发明内容

本发明构思的一些示例实施方式涉及提供有利于高集成密度并表现出低功耗的半导体器件、以及形成该半导体器件的方法。

根据一些示例实施方式，一种半导体器件可以包括：下部堆叠结构，包括交替堆叠的多个下部字线和多个下部绝缘层；多个下部沟道结构，配置为延伸穿过下部堆叠结构；下部堆叠结构上的上部堆叠结构，上部堆叠结构包括交替堆叠的多个上部字线和多个上部绝缘层；多个上部沟道结构，不与所述多个下部沟道结构直接接触，所述多个上部沟道结构被配置为延伸穿过上部堆叠结构；解码器，与下部堆叠结构和上部堆叠结构相邻；连接到解码器的多个信号互连；连接到所述多个下部字线的多个下部选择器；以及连接到所述多个上部字线的多个上部选择器。所述多个信号互连中的每个信号互连可以连接到所述多个下部选择器中单独相应的下部选择器和所述多个上部选择器中单独相应的上部选择器。

根据一些示例实施方式，一种半导体器件可以包括：下部堆叠结构，包括交替堆叠的多个下部字线和多个下部绝缘层；多个下部沟道结构，配置为延伸穿过下部堆叠结构；下部堆叠结构上的上部堆叠结构，上部堆叠结构包括交替堆叠的多个上部字线和多个上部绝缘层；多个上部沟道结构，不与所述多个下部沟道结构直接接触，所述多个上部沟道结构被配置为延伸穿过上部堆叠结构；解码器，与下部堆叠结构和上部堆叠结构相邻；连接到解码器的信号互连；下部选择器，连接到信号互连，并且还连接到所述多个下部字线中的一个下部字线；以及上部选择器，不与下部选择器直接接触，连接到信号互连，并且还连接到所述多个上部字线中的一个上部字线。

根据一些示例实施方式，一种半导体器件可以包括：下部堆叠结构，包括下部字线；下部堆叠结构上的上部堆叠结构，上部堆叠结构包括上部字线；解码器，与下部堆叠结构和上部堆叠结构相邻；连接到解码器的信号互连；下部选择器，连接到信号互连并且连接到下部字线；以及上部选择器，连接到信号互连，不与下部选择器直接接触，并且还连接到上部字线。

附图说明

图1是根据一些示例实施方式的半导体器件的电路图。

图2是示出根据一些示例实施方式的半导体器件的剖视图。

图3、图4、图5和图6是根据一些示例实施方式的图2的一部分的放大视图。

图7、图8和图9是示出根据一些示例实施方式的半导体器件的一些部件的剖视图。

图10、图11、图12、图13和图14是根据一些示例实施方式的图2的一部分的放大视图。

图15和图16是示出根据一些示例实施方式的半导体器件的剖视图。

图17是示出根据一些示例实施方式的半导体器件的电路图。

图18、图19、图20、图21和图22是示出根据一些示例实施方式的形成半导体器件的方法的剖视图。

具体实施方式

图1是根据一些示例实施方式的半导体器件的电路图。根据一些示例实施方式的半导体器件可以包括非易失性存储器，诸如VNAND或三维(3D)闪存。