[发明专利]一种GaAs pHEMT 2/3双模分频电路

权利要求书

1.一种GaAs pHEMT 2/3双模分频电路，其特征在于，包括：

分频器核心电路(1)，用于接收高频差分信号，并对所述高频差分信号分频后输出电平信号；

逻辑门电路(2)，连接所述分频器核心电路(1)，用于对所述电平信号进行逻辑运算后输出双模分频信号；

其中，所述分频器核心电路(1)和所述逻辑门电路(2)均包含电平转换电路；

所述分频器核心电路(1)包括第一D触发器(11)和第二D触发器(12)，所述逻辑门电路(2)包括第一逻辑门电路(21)和第二逻辑门电路(22)；

所述第一D触发器(11)的输入端连接所述第一逻辑门电路(21)的输出端，所述第一D触发器(11)的输出端连接所述第一逻辑门电路(21)第一输入端和所述第二逻辑门电路(22)的第二输入端；

所述第二D触发器(12)的输入端连接所述第二逻辑门电路(22)的输出端，所述第二D触发器(12)的输出端连接所述第一逻辑门电路(21)第二输入端；

所述第二逻辑门电路(22)的第一输入端连接外部直流偏置电压的输入端；

其中，所述第一D触发器(11)包括级联的第一锁存器(111)和第二锁存器(112)，所述第二D触发器(12)包括级联的第三锁存器(121)和第四锁存器(122)；其中，

所述第一锁存器(111)的输入端连接所述第一逻辑门电路(21)的输出端，所述第一锁存器(111)的输出端连接所述第二锁存器(112)的输入端；

所述第二锁存器(112)的输出端连接所述第一逻辑门电路(21)第一输入端和所述第二逻辑门电路(22)的第一输入端；

所述第三锁存器(121)的输入端连接所述第二逻辑门电路(22)的输出端，所述第三锁存器(121)的输出端连接所述第四锁存器(122)的输入端；

所述第四锁存器(122)的输出端连接所述第一逻辑门电路(22)的第二输入端；

其中，所述第一锁存器(111)具体包括：GaAs pHEMT晶体管Q1₁～Q1₈、二极管D1₁和D1₂、电阻R1₁～R1₅以及偏置电压源V1₁～V1₃，其中，

所述晶体管Q1₁的栅极接正向时钟信号CLK，所述晶体管Q1₁的源极与所述晶体管Q1₂的源极连接，所述晶体管Q1₂的栅极接反向时钟信号CLKN，所述晶体管Q1₁和所述晶体管Q1₂的源极公共端通过所述电阻R1₁连接偏置电压源V1₁的正极；

所述晶体管Q1₃和所述晶体管Q1₄的源极公共端连接所述晶体管Q1₁的漏极，所述晶体管Q1₃的漏极和所述晶体管Q1₄的漏极分别通过电阻R1₂、R1₃接地；所述晶体管Q1₃的栅极和所述晶体管Q1₄的栅极连接所述第一逻辑门电路(21)的输出端；

所述晶体管Q1₅和所述晶体管Q1₆的源极公共端连接所述晶体管Q1₂的漏极，所述晶体管Q1₅的漏极和所述晶体管Q1₆的漏极分别连接所述晶体管Q1₃的漏极和所述晶体管Q1₄的漏极；

所述晶体管Q1₇的漏极和所述晶体管Q1₈的漏极接地，源极分别连接所述二极管D1₁和D1₂的正极，所述二极管D1₁的负极通过电阻R1₄连接所述偏置电压源V1₂的正极，所述二极管D1₂的负极通过电阻R1₅连接所述偏置电压源V1₃的正极；

所述晶体管Q1₇的栅极和所述晶体管Q1₈的栅极分别连接所述晶体管Q1₃的漏极和所述晶体管Q1₄的漏极；

所述二极管D1₁的负极和所述二极管D1₂的负极分别连接所述晶体管Q1₅的栅极和所述晶体管Q1₆的栅极，并作为所述第一锁存器(111)的双端输出连接所述第二锁存器(112)；

其中，所述晶体管Q1₇、所述二极管D1₁、所述电阻R1₄和所述偏置电压源V1₂构成一个电平转换电路，所述晶体管Q1₈、所述二极管D1₂、所述电阻R1₅和所述偏置电压源V1₃构成电一个平转换电路，以将输入信号电平值转换为所需要的信号电平值，并作为下一级的输入。