[发明专利]集成SoC的交换芯片的测试验证板、测试装置及方法

说明书

本申请涉及集成SOC的交换芯片的测试验证板、测试装置及方法，包括设置于所述测试验证板上的存储器模块，所述存储器模块设置有存储器接口，待测芯片安装在所述测试验证板上，所述存储器接口用于将所述存储器模块与所述待测芯片连接；所述存储器模块用于存储所述待测芯片测试所需的测试程序，所述待测芯片上电初始化后，所述待测芯片通过内部集成的主处理器将存储器模块中的测试程序自动加载到片内RAM中，并执行测试过程。本发明可以解决现有技术中通过JTAG边界扫描技术的芯片测试方式的测试周期长、测试成本高的问题。

技术领域

本申请属于IC测试技术领域，尤其是涉及一种集成SoC的交换芯片的测试验证板及测试装置。

背景技术

IC(Integrated Circuit，集成电路)芯片测试指的是根据待测芯片特点和功能，给待测芯片提供测试激励，通过测量待测芯片输出响应与期望输出作对比，从而判断待测芯片是否合格。数字IC测试一般包括直流测试、交流测试和功能测试。

随着超大规模集成电路的发展，芯片IO端口种类及功能越来越复杂，进而相应的功能测试及IC参数测试也越来越复杂，采用功能向量测试芯片IO静态参数已不能满足芯片测试需求。

对于内部集成SoC(System on chip，片上系统)的大容量交换芯片，其接口类型较多，测试向量则更为复杂，这无疑进一步增加了这类芯片的测试难度。SoC指的是在单个芯片上集成一个完整的系统，SoC是微小型系统，这种集成SOC的大容量交换芯片将微处理器、模拟IP核、数字IP核和存储器(或者片外存储控制接口)集成在单一芯片上，可实现交换芯片内部寄存器相关配置，同时实现报文与SOC交互等。

目前IO端口的测试主要采用JTAG(Joint Test Action Group，联合测试工作组)边界扫描技术，这种技术以全新的“虚拟探针”代替传统的“物理探针”来提高电路的可测试性，由于JTAG标准的通用性好，现在很多IC公司都提供了支持边界扫描机制的IC芯片。

JTAG的基本原理是在芯片内部定义一个TAP(Test Access Port：测试访问接口)，通过专门的JTAG测试工具对芯片内部节点进行测试。该技术还可以在芯片内部逻辑和器件引脚间放置移位寄存器，然后把这些移位寄存器连在一起就形成了JTAG边界扫描链，能实现对各个芯片分别测试。

通过JTAG边界扫描技术测试芯片的方法需要将测试向量转换给测试机台，待测试芯片初始化完成后，测试人员需要再操作测试机台，通过JTAG接口将转换后的测试向量顺序下发给DIB(device interface board，设备接口板)上的待测芯片。

由于此类交换芯片端口种类较多，测试码流越来越复杂，通过JTAG顺序下发的测试向量的方式速度较慢，测试周期较长，测试过程中还需要人力干预，因此通过JTAG边界扫描技术的方式测试成本较高，测试周期较长。

发明内容

本发明要解决的技术问题是：为解决现有技术中通过JTAG边界扫描技术的芯片测试方式的测试周期长、测试成本高的问题，提供一种集成SOC的交换芯片的测试验证板及测试装置。

本发明解决其技术问题所采用的技术方案如下：

本发明的第一方面提供了一种集成SoC的交换芯片的测试验证板，包括设置于所述测试验证板上的存储器模块，所述存储器模块设置有存储器接口，待测芯片安装在所述测试验证板上，所述存储器接口用于将所述存储器模块与所述待测芯片连接；

所述存储器模块用于存储所述待测芯片测试所需的测试程序，所述待测芯片上电初始化后，所述待测芯片通过内部集成的主处理器将存储器模块中的测试程序自动加载到片内RAM中，并执行测试过程。