[发明专利]半导体装置的制备方法

说明书

本公开提供一种半导体装置的制备方法。该制备方法包括提供一第一晶圆，该第一晶圆具有一第一基底以及多个第一导体，所述多个导体配置在该第一基底上方；形成一第一互连结构，以穿经该第一基底并接触所述多个导体其中之一；在该第一基底与该第一互连结构上形成一接合介电质；将一第二晶圆接合在该第一晶圆上，其中该第二晶圆具有一第二基底、一第二层间介电层以及多个第二导体，该第二层间介电层配置在该第二基底的一第二前表面上，所述多个第二导体配置在该第二层间介电层内，其中该第二层间介电层接触该接合介电质；以及形成一第二互连结构，以穿经该第二基底，并穿入该第二层间介电层，且接触该第二导体与该第一互连结构。

技术领域

本公开主张2019/05/07申请的美国正式申请案第16/404,830号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

背景技术

当集成电路技术持续进步，不间断的努力寻找提升效能与密度、改善形状因数(form factor)，并降低成本。由许多设计者所探索出来的实现如此优势的一方法是由层叠式三维(3D)集成电路所实现。三维集成电路的一些区域为一适合考虑的事，其是具有二或多个芯片的叠置，所述的叠置是使用不同制造流程(fabrication process)所制造，或者是经电的叠置是使用相同的制造流程所制造，以减少集成电路设备的占用面积(footprint)。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体装置的制备方法。该制备方法包括提供一第一晶圆，该晶圆包括一第一基底、一第一层间介电层(first inter-layer dielectric(ILD)layer)以及多个第一导体，该第一层间介电层配置在该第一基底的一第一前表面，所述多个第一导体配置在该第一层间介电层内；形成一第一互连结构，该互连结构穿经该第一基底并穿入该第一层间介电层，且接触所述多个第一导体的其中之一；在相对该第一前表面设置的一第一后表面上以及在该第一互连结构上形成一接合介电质；在该第一晶圆上接合一第二晶圆，其中该第二晶圆包括一第二基底、一第二层间介电层以及多个第二导体，该第二层间介电层配置在该第二基底的一第二前表面上，所述多个第二导体配置在该第二层间介电层内，其中该第二层间介电层接触该接合介电质；以及形成一第二互连结构，该第二互连结构穿经该第二基底并穿入该第二层间介电层，且接触所述多个第二导体其中之一以及该第一互连结构。

依据本公开的一些实施例，该第一互连结构的形成步骤包括：形成一第一开口，该第一开口穿经该第一基底并穿入该第一层间介电层，以暴露所述多个第一导体其中之一；以及在该第一开口内沉积一第一金属材料。

依据本公开的一些实施例，该第二互连结构的形成步骤还包括：形成一第一切槽，该第一切槽穿经该第二基底、该第二层间介电层以及该接合介电质，以暴露该第一金属材料；形成一第二切槽，该第二切槽穿经该第二基底并穿入该第二层间介电层，以暴露所述多个第二导体其中之一；形成一凹口，该凹口连通该第一切槽与该第二切槽；以及在该第一切槽、该第二切槽以及该凹口内沉积一第二金属材料。

依据本公开的一些实施例，该制备方法还包括：在沉积该第一金属材料之前，沿着该第一后表面与该第一开口沉积一第一隔离层；移除该第一隔离层的一部分，以暴露所述多个第一导体其中之一；在该第二金属材料沉积之前，沿着该第二基底的一第二后表面、该凹口、该第一切槽以及该第二切槽沉积一第二隔离层；以及移除该第二隔离层的多个部分，以暴露所述多个第二导体其中之一以及该第一金属材料。

依据本公开的一些实施例，该制备方法还包括：在该第一金属材料沉积之前，在该第一隔离层上与所述多个第一导体其中之一上沉积一第一阻障层(first barrierlayer)；以及在该第二金属材料沉积之前，在该第二金属材料上与所述多个第二金属接触点其中之一上沉积一第二阻障层(second barrier layer)。