[发明专利]一种基于CPLD/FPGA的复位控制方法、设备以及存储介质

说明书

本发明公开了一种基于CPLD/FPGA的复位控制方法，包括步骤：接收初始复位信号和初始使能信号；判断所述初始使能信号是否有效；响应于所述初始使能信号有效，利用所述初始复位信号将CPLD的默认电平变为复位电平；根据预设的复位信号信息生成并发送复位信号；将所述复位电平恢复到默认电平。本发明还公开了一种计算机设备以及可读存储介质。本发明公开的方法只需要主控设备向CPLD/FPGA发送使能信号和初始复位信号，利用CPLD/FPGA输出复位信号，降低了主控设备的设计复杂度。

技术领域

本发明涉及交换机领域，具体涉及一种基于CPLD/FPGA的复位控制方法、设备以及存储介质。

背景技术

在交换机系统中，通过CPLD/FPGA芯片控制整个交换机的上、下电时序控制、通信控制、按键检测、风扇转速控制、SFP点灯控制及串口切换等。CPLD/FPGA是一款半定制的专用集成电路，具有灵活编程、快速响应、集成度高等系列优点，在前期开发验证及控制应用领域得到越来越广泛的应用。对于交换机系统，通过CPLD/FPGA设计实现系统功能是交换机系统设计的重要内容。

通过CPU或BMC实现特定器件的复位是非常重要的设计，通常方案是通过“写”寄存器或GPIO特定长度低脉冲实现复位，但是这种方案一方面对主控器实现特定长度低脉冲提出更高要求，加大了主控器负担，且无法保重低脉冲长度；另一方面如果主控器件挂死，无法保证GPIO的状态。

因此，急需一种复位控制方法。

发明内容

有鉴于此，为了克服上述问题的至少一个方面，本发明实施例的提出一种基于CPLD/FPGA的复位控制方法，包括步骤：

接收初始复位信号和初始使能信号；

判断所述初始使能信号是否有效；

响应于所述初始使能信号有效，利用所述初始复位信号将默认电平变为复位电平；

根据预设的复位信号信息生成并发送复位信号；

将所述复位电平恢复到默认电平。

在一些实施例中，判断所述初始使能信号是否有效，进一步包括：

利用第一模块判断所述初始使能信号是否有效。

在一些实施例中，利用所述初始复位信号将CPLD的默认电平变为复位电平，进一步包括：

利用所述初始复位信号将所述第一模块中的复位电平由默认电平改为复位电平；

所述第一模块向第二模块发送所述复位电平以及使能信号。

在一些实施例中，根据预设的复位信号信息生成并发送复位信号，进一步包括：

第二模块响应于接收到所述复位电平，利用预设的复位信号信息生成并发送复位信号。

在一些实施例中，根据预设的复位信号信息生成复位信号，进一步包括：

根据预设的时间长度生成低电平脉冲信号。

在一些实施例中，根据预设的时间长度生成低电平脉冲信号，进一步包括：

利用计数器判断所述低电平脉冲信号的时间长度是否达到所述预设的时间长度；

响应于达到所述预设的时间长度，拉高输出电平以得到满足预设的时间长度的低电平脉冲信号。

在一些实施例中，将所述复位电平恢复到默认电平，进一步包括：

响应于拉高输出电平，所述第二模块向所述第一模块发送恢复默认电平信号；

所述第一模块根据所述恢复默认电平信号将所述复位电平恢复到默认电平。