[发明专利]受限源极/漏极外延区域及其形成方法

说明书

本公开涉及受限源极/漏极外延区域及其形成方法。一种方法包括形成延伸到半导体衬底中的隔离区域，使隔离区域凹陷，其中，隔离区域之间的半导体区域形成半导体鳍，在隔离区域和半导体鳍上形成第一电介质层，在第一电介质层上方形成第二电介质层，对第二电介质层和第一电介质层进行平坦化，以及使第一电介质层凹陷。第二电介质层的一部分突出高于第一电介质层的剩余部分以形成突出的电介质鳍。半导体鳍的一部分突出高于第一电介质层的剩余部分以形成突出的半导体鳍。使突出的半导体鳍的一部分凹陷以形成凹槽，从凹槽外延生长外延半导体区域。外延半导体区域横向扩展以与突出的电介质鳍的侧壁接触。

技术领域

本公开总体涉及受限源极/漏极外延区域及其形成方法。

背景技术

IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC演进的过程中，功能密度(即每芯片面积的互连器件的数目)通常增加，而几何尺寸(例如，可以使用制造工艺产生的最小组件(或线))减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。

这种缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC工艺和制造的类似发展。例如，已经引入了诸如鳍式场效应晶体管(FinFET)之类的三维晶体管来代替平面晶体管。尽管现有的FinFET器件和制造FinFET器件的方法通常已经足够用于它们的预期目的，但它们不是在所有方面都完全令人满意。例如，用于诸如核(逻辑)电路和静态随机存取存储器(SRAM)电路之类的不同电路的FinFET可能具有不同的设计，并且从相邻的鳍生长的源极/漏极外延区域可能需要合并以用于一些电路(例如，逻辑电路)，并且需要彼此分离以用于其他电路(例如，SRAM电路)。然而，为了节省制造成本，同时进行不同的外延区域。这导致难以选择性地使得外延区域合并以用于一些电路，并且不合并以用于其他电路。

发明内容

根据本公开的一个实施例，提供了一种用于形成集成电路器件的方法，包括：形成延伸到半导体衬底中的隔离区域；使所述隔离区域凹陷，其中，所述隔离区域之间的半导体区域形成半导体鳍；在所述隔离区域和所述半导体鳍上形成第一电介质层；在所述第一电介质层上方形成第二电介质层；对所述第二电介质层和所述第一电介质层进行平坦化；使所述第一电介质层凹陷，其中，所述第二电介质层的一部分突出高于所述第一电介质层的剩余部分以形成突出的电介质鳍，并且所述半导体鳍的一部分突出高于所述第一电介质层的所述剩余部分以形成突出的半导体鳍；使所述突出的半导体鳍的一部分凹陷以形成凹槽；以及从所述凹槽外延生长外延半导体区域，其中，所述外延半导体区域横向扩展以与所述突出的电介质鳍的侧壁接触。

根据本公开的另一实施例，提供了一种用于形成集成电路器件的方法，包括：在第一半导体鳍和第二半导体鳍之间形成电介质区域，其中，所述电介质区域包括：第一电介质层，所述第一电介质层包括底部部分以及位于所述底部部分的相对端上方并且连接到所述底部部分的相对端的侧壁部分；以及第二电介质层，所述第二电介质层位于所述第一电介质层的所述侧壁部分之间；使所述第一电介质层的所述侧壁部分凹陷；使所述第一半导体鳍和所述第二半导体鳍凹陷以分别形成第一凹槽和第二凹槽；以及从所述第一凹槽和所述第二凹槽外延生长第一外延半导体区域和第二外延半导体区域。

根据本公开的又一实施例，提供了一种集成电路器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；半导体区域，位于所述隔离区域的相对部分之间；第一电介质鳍和第二电介质鳍，位于所述半导体区域的相对侧上；以及外延区域，位于所述半导体区域上方并且与所述半导体区域接触，其中，所述外延区域横向延伸超出所述半导体区域的边缘以与所述第一电介质鳍和所述第二电介质鳍接触。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。