[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；栅叠层结构，位于所述衬底上，包括交替堆叠的所述多个栅极导体层与多个层间绝缘层，所述多个栅极导体从单元区延伸至与所述单元区邻接的外围区，并且所述多个栅极导体在所述外围区中呈台阶状；多个沟道柱和多个伪沟道柱，分别在所述单元区和所述外围区中贯穿所述栅叠层结构，所述多个沟道柱到达所述衬底中的公共源区；多个栅线缝隙，从所述单元区延伸至所述外围区，并且将所述多个栅极导体分别隔开成多条栅线；以及多个伪栅线缝隙，在所述单元区中延伸至所述单元区和所述外围区之间的边界。该3D存储器件采用伪栅线缝隙减小单元区和边界处的应力梯度，以提高3D存储器件的良率和可靠性。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在3D存储器件中存在着复杂的图案，例如在单元区和外围区中分别形成多个沟道柱(channel pillar)组成的第一柱阵列和多个伪沟道柱(dummy pillar)组成的第二柱阵列。由于两者的图案密度有很大的差异因而在过渡区域存在着较大的应力梯度。在形成沟道柱和伪沟道柱之后，进一步采用蚀刻形成从单元区延伸至外围区的栅线缝隙。随着3D存储器件的存储密度越来越大，3D存储器件的厚度越来越大，在器件结构中存在的应力梯度对后续工艺的影响也越来越大。例如，应力梯度的存在导致栅线缝隙过蚀刻，过渡区域栅线缝隙边缘出差明显的缺口，使得沟道柱与栅线缝隙距离过近，甚至直接连接，沟道柱与栅线、栅线与栅线，栅线与栅线缝隙间的漏电显著增加，使得3D存储器件的产品良率和可靠性降低。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，在3D存储器件的单元区和外围区的边界形成伪栅线缝隙，以减小边界处的应力梯度。

根据本发明的第一实施例，提供一种3D存储器件，包括：衬底；栅叠层结构，位于所述衬底上，包括交替堆叠的所述多个栅极导体层与多个层间绝缘层，所述多个栅极导体从单元区延伸至与所述单元区邻接的外围区，并且所述多个栅极导体在所述外围区中呈台阶状；多个沟道柱和多个伪沟道柱，分别在所述单元区和所述外围区中贯穿所述栅叠层结构，所述多个沟道柱到达所述衬底中的公共源区；多个栅线缝隙，从所述单元区延伸至所述外围区，并且将所述多个栅极导体分别隔开成多条栅线；以及多个伪栅线缝隙，在所述单元区中延伸至所述单元区和所述外围区之间的边界。

优选地，所述多个栅极导体的至少一部分形成台阶表面，并且所述多个栅极导体中最顶部层面的栅极导体的台阶边缘对应于所述边界。

优选地，所述多个沟道柱在所述多条栅线中分别排列成第一柱阵列，所述多个伪沟道柱在所述多条栅线中分别排列成第二柱阵列，所述第二柱阵列的至少一部分位于所述单元区中。

优选地，所述多个伪栅线缝隙从所述第一柱阵列的边缘延伸至所述边界，并且分别位于所述第二柱阵列的相邻行的伪沟道柱之间。

优选地，所述第二柱阵列的行间距大于所述第一柱阵列的行间距，以容纳所述多个伪栅线缝隙。

优选地，所述多个伪栅线缝隙位于所述第二柱阵列中外侧相邻行的伪沟道柱之间。