[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该方法包括在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体、多个层间绝缘层以及位于层间绝缘层表面上的第一阻挡层；形成贯穿栅叠层结构以到达半导体衬底的多个栅线缝隙；沿栅线缝隙在第一阻挡层的表面上形成第二阻挡层以及绝缘层；在栅线缝隙中形成与半导体衬底接触的导电通道，绝缘层将导电通道和栅极导体隔开，第一阻挡层和第二阻挡层的材料包括高介电的金属化合物。在层间绝缘层与绝缘层之间形成第一阻挡层以及第二阻挡层，避免了因靠近导电通道处的顶部层间绝缘层的形态被破坏造成3D存储器件的良率和可靠性下降的情况发生。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND结构的3D存储器件中，阵列结构包括栅叠层结构、贯穿栅叠层结构的沟道柱以及位于栅极隔离槽中的导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用通电沟道实现存储单元串的互连。NAND结构的3D存储器件的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，通过在层间绝缘层与绝缘层之间设置两层阻挡层以提升3D存储器件的良率和可靠性。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的所述多个栅极导体层与多个层间绝缘层；

多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；导电通道，贯穿所述栅叠层结构，并与所述半导体衬底接触；绝缘层，围绕所述导电通道，并将所述导电通道与所述多个栅极导体层彼此隔开；以及第一阻挡层以及第二阻挡层，位于所述层间绝缘层与所述绝缘层之间，将所述层间绝缘层与所述绝缘层彼此隔开，所述第一阻挡层和所述第二阻挡层的材料包括高介电的金属化合物。

优选地，所述第一阻挡层为高介电的三氧化二铝，所述第一阻挡层的膜厚为小于或者等于2.7nm。

优选地，所述第二阻挡层为高介电的三氧化二铝。

优选地，所述第一阻挡层包裹所述栅叠层结构中的层间绝缘层。

优选地，所述第二阻挡层位于所述第一阻挡层和所述绝缘层之间，以将所述第一阻挡层与所述绝缘层彼此隔开。

优选地，所述栅极导体位于所述第一阻挡层和所述第二阻挡层之间。

优选地，所述第一阻挡层和所述栅极导体之间还包括粘附层，所述粘附层位于所述栅极导体的部分表面以将所述第一阻挡层和所述栅极导体彼此隔开。

优选地，还包括掺杂区，位于所述半导体衬底中，所述导电通道与所述掺杂区接触。