[发明专利]静态随机存取内存系统及其数据读写方法

说明书

本发明提供一种静态随机存取内存系统，一字元线译码器及一位元线译码器译码地址线数据以寻址记忆胞；一时序控制电路耦接至一输入选择器及一输出选择器；2supgt;P/supgt;个m位元输入驱动单元耦接至时序控制电路及位元线译码器；2supgt;P/supgt;个m位元数据锁存单元耦接至输入选择器及分别耦接至2supgt;P/supgt;个m位元输入驱动单元，以致能其中一个m位元数据锁存单元，其中，时序控制电路致能2supgt;P/supgt;个m位元输入驱动单元；2supgt;P/supgt;个m位元感应放大暨数据锁存单元耦接至时序控制电路及位元线译码器，其中，时序控制电路致能2supgt;P/supgt;个m位元感应放大暨数据锁存单元；2supgt;P/supgt;个m位元输出驱动单元耦接至输出选择器及分别耦接至2supgt;P/supgt;个m位元感应放大暨数据锁存单元，以致能其中一个m位元输出驱动单元。

技术领域

本发明是关于一种静态随机存取内存系统，尤指一种具省电功能的静态随机存取内存系统及其数据读写方法。

背景技术

静态随机存取内存(Static Random Access Memory，SRAM)由于具有速度快、效能高的特性，广泛应用于需要高速存取的环境中，例如，处理器内的高速缓存、硬盘连接接口的缓冲器、或是网通设备的存取应用。如图1所示为一现有静态随机存取内存系统的架构图，其中，静态随机存取内存系统由一记忆胞矩阵(cell array)101、一字元线译码器(wordline decoder)102、一位元线译码器(bit line decoder)103、一地址锁存器(addresslatch)104、一时序控制电路(timing control circuit)105、一个2位元输入驱动单元(input driver)106、一个2位元数据锁存单元(data latch)107、一个2位元感应放大暨数据锁存单元(sense amplifierdata latch)108和一个2位元输出驱动单元(outputdriver)109所构成。

如图1所示，记忆胞矩阵101由多数呈矩阵排列的记忆胞1011(图中以一虚线方框表示一记忆胞)所构成；地址锁存器104锁存住用以寻址记忆胞1011的n+k条地址线(A₀,A₁,A₂…A_n+k-1)数据；时序控制电路105提供读/写记忆胞矩阵101的控制信号；字元线译码器102耦接至地址锁存器104及时序控制电路105，用以根据时序控制电路105的控制信号将n条地址线数据译码以寻址一特定的字元线1021；位元线译码器103耦接至地址锁存器104及时序控制电路105，用以根据时序控制电路105的控制信号将k条地址线数据译码以寻址至少一特定的位元线1031，于此示例中为寻址两条位元线1031，且配合字元线译码器102所寻址的字元线1021，即可寻址出欲读/写的记忆胞1011。

前述2位元数据锁存单元107耦接至时序控制电路105及2位元输入驱动单元106，以根据时序控制电路105的控制信号，锁存住2位元输入数据D_IN0、D_IN1；2位元输入驱动单元106耦接至时序控制电路105及位元线译码器103，以根据时序控制电路105的控制信号，将锁存于数据锁存单元107的输入数据D_IN0、D_IN1经由位元线译码器103写入被寻址的2个记忆胞1011。

前述2位元感应放大暨数据锁存单元108耦接至时序控制电路105及位元线译码器103，以根据时序控制电路105的控制信号，由被寻址的2个记忆胞1011读出并锁存住2位元输出数据；2位元输出驱动单元109耦接至时序控制电路105及2位元感应放大暨数据锁存单元108，以根据时序控制电路105的控制信号，输出锁存于2位元感应放大暨数据锁存单元108中的输出数据D_OUT0、D_OUT1。