[发明专利]一种DRAM晶圆级管脚连接性的测试电路及方法

权利要求书

1.一种DRAM晶圆级管脚连接性的测试电路，其特征在于：

包括依次连接的校准寄存器、DQS延时单元、驱动电路、接收电路、数据通路和存储阵列；

DRAM晶圆级的DQ管脚以及DQS管脚输入信号通过接收电路传入芯片内部，其输出信号通过驱动电路驱动；

DRAM晶圆级的DM管脚输入信号通过接收电路传入芯片内部，其输出信号通过DM强制电路控制电平高低；

在非压缩模式下，读出芯片内部校准寄存器的值，将读出时的DQS管脚延迟，同时发出写命令，将读出的数据写回到存储阵列；再切回到压缩模式，将存储阵列中的值读出，即可以判断DQ以及DQS管脚、DM管脚的连接性。

2.根据权利要求1所述的一种DRAM晶圆级管脚连接性的测试电路，其特征在于，

所述的DM强制电路包括上拉电路和下拉电路，上拉电路和下拉电路用于将DM管脚信号拉高或者拉低。

3.采用权利要求1所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，包括以下步骤：

首先，压缩模式下写入存储整列中第一数据；

其次，正常模式下读出校准寄存器中的第二数据；

再次，第二数据读出后重新写入存储阵列；将存储阵列写入的数据再次读出作为第三数据；

最后，比较数据是否一致，判断管脚通路是否正常。

4.根据权利要求3所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，

对于DQ/DQS管脚：所述比较数据是否一致为：

如果第三数据与第二数据一致，则管脚通路正常；

否则如果第三数据与第二数据不一致，管脚通路不正常。

5.根据权利要求3所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，

对于DM管脚，所述比较数据是否一致为：

如果第三数据与第二数据一致，则管脚通路不正常；

否则如果第三数据与第二数据不一致，管脚通路正常。

6.根据权利要求3所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，

对于DM管脚，所述比较数据是否一致为：

如果第三数据与第一数据一致，则管脚通路正常；

否则如果第三数据与第一数据不一致，管脚通路不正常。

7.根据权利要求4所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，

DQ以及DQS管脚的测试：在非压缩模式下，读出芯片内部校准寄存器的数据，利用DQS延时单元将读出时的DQS信号延迟，同时发出写命令，将读出的数据写回到存储阵列；再切回到压缩模式，将存储阵列中的值读出，与校准寄存器的数据进行比较，判断DQS管脚与DQ管脚通路是否功能正常。

8.根据权利要求5或6任一所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于：

DM管脚的测试：在测试时，压缩模式在存储阵列写背景数据；利用DM强制电路控制DM信号拉高，正常模式读芯片校准寄存器，并将其再写入存储阵列；压缩模式下读存储阵列的数据，与存储阵列写入的背景数据比较，DM管脚通路是否功能正常。

9.根据权利要求7所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，所述的DQ以及DQS管脚的测试步骤具体包括：

11)芯片上电，进入压缩模式，在存储阵列中写入背景数据；

12)将压缩模式调整为正常模式，利用DM强制电路将DM信号强制拉低，使得DQ以及DQS管脚的数据正常输入输出；

13)利用DQS管脚延迟电路，将读出时的DQS信号延迟；

14)读校准寄存器的数据；

15)再发写命令，将上步校准寄存器的数据写入存储阵列；

16)重新进入压缩模式，读上步中写入的数据，若读出的数据与校准寄存器的数据一致，则证明DQS管脚与DQ管脚功能正常；否则数据通路有问题。