[发明专利]一种DRAM晶圆级管脚连接性的测试电路及方法

说明书

本发明公开一种DRAM晶圆级管脚连接性的测试电路及方法，电路结构包括依次连接的校准寄存器、延时单元、OCD电路、接收电路、数据通路和存储阵列，DRAM晶圆级的DQ管脚以及DQS管脚输入信号通过接收电路传入芯片内部，其输出信号通过OCD电路驱动；DRAM晶圆级的DM管脚输入信号通过接收电路传入芯片内部，其输出信号通过DM强制电路控制电平高低。本发明在没有增加额外管脚连接的情况下，完整的验证了所有DQ的数据通路和DQS以及DM管脚的功能性，提高了测试全面性的同时，没有增加测试针卡的设计难度和成本；对于后续的后端测试来说，提前筛出了此类坏片，减小封装成本，提高后端测试良率；对于KGD类型产品来说，降低了DPM，保证了产品质量。

技术领域

本发明涉及存储器测试领域，特别涉及一种DRAM晶圆级管脚连接性的测试电路及方法。

背景技术

目前针对DRAM芯片(Dynamic Random Access Memory，即动态随机存取存储器)管脚连接性的检测通常是在颗粒级实现，因为颗粒的封装会将芯片管脚全部引出，测试机台可以针对每个管脚的连接性进行测试。又由于芯片同测数的提高和芯片管脚的连接数量之间的矛盾，导致DRAM晶圆的量产测试不具备实现该测试项的条件。

在DRAM的晶圆测试中，为了提高芯片的同测数以降低测试成本，通常芯片工作在特殊的测试模式下；在该模式下，芯片的数据写入采用寄存器实现，芯片的数据读出采用压缩模式，因此，仅需要引出部分DQ管脚(数据输入/输出管脚)，DM管脚(数据屏蔽管脚，DataMask)也无需引出。并且由于晶圆的测试侧重点是DRAM的功能检测，因此芯片工作在低频模式下，DQS管脚(数据同步信号管脚)也不需要连接。DRAM的前述相关管脚在JEDEC标准中均有相关的定义和要求。

由于晶圆测试仅有部分DQ管脚连接，DM管脚以及DQS管脚均不连接，因此这些没有连接的芯片管脚的连接性测试则无法实现，如果针对KGD(Known Good Die)未封装的颗粒，那么进行测试的DPM(defect per million,每百万的不良率)较高。

因此如何在整个晶圆级测试过程中，通过较少的脚管连接获得芯片管脚的连接性测试结果，进而提高后续测试良率，是需要解决的技术问题。

发明内容

为了解决现有技术存在的问题，本发明提供一种DRAM晶圆级管脚连接性的测试电路及方法，本发明在整个晶圆级测试过程中，仅连接尽可能少的管脚情况下，测试到所有管脚连接性功能，提高后续测试良率；提高KGD产品的DPM。

为实现上述目的，本发明采用以下技术手段：

一种DRAM晶圆级管脚连接性的测试电路，包括依次连接的校准寄存器、DQS延时单元、OCD电路、接收电路、数据通路和存储阵列；

DRAM晶圆级的DQ管脚以及DQS管脚输入信号通过接收电路传入芯片内部，其输出信号通过OCD电路驱动；

DRAM晶圆级的DM管脚输入信号通过接收电路传入芯片内部，其输出信号通过DM强制电路控制电平高低。

所述的DM强制电路包括上拉电路和下拉电路，上拉电路和下拉电路用于将DM管脚信号拉高或者拉低。

采用所述的DRAM晶圆级管脚连接性的测试电路的测试方法，包括以下步骤：

首先，压缩模式下写入存储整列中第一数据；

其次，正常模式下读出校准寄存器中的第二数据；

再次，第二数据读出后重新写入存储阵列；将存储阵列写入的数据再次读出作为第三数据；

最后，比较数据是否一致，判断管脚通路是否正常。

作为本发明的进一步改进，对于DQ/DQS管脚：所述比较数据是否一致为：