[发明专利]一种静电保护器件

说明书

本申请公开了一种静电保护器件，包括：P型衬底及N型掺杂埋层；相邻的第一N型阱区、第一P型阱区、第二N型阱区、第二P型阱区及第三N型阱区；位于第一N型阱区中的第一N型重掺杂区；位于第一P型阱区中的第一P型重掺杂区和第二N型重掺杂区；位于第二N型阱区中的第二P型重掺杂区、第三N型重掺杂区和第三P型重掺杂区；位于第二P型阱区中的第四N型重掺杂区和第四P型重掺杂区；位于第三N型阱区中的第五N型重掺杂区；位于P型衬底表面的第五P型重掺杂区和第六P型重掺杂区；第一、第三、第五N型重掺杂区、第二、第三P型重掺杂区相连为阳极；第一、第四、第五、第六P型重掺杂区、第二、第四N型重掺杂区相连为阴极。

技术领域

本发明一般涉及电子技术领域，特别涉及一种静电保护器件。

背景技术

ESD(静电放电)是大自然客观存在的自然现象，是一种电荷积累并释放的现象。从芯片的制造，封装，测试到板级应用，系统应用等阶段，外部环境和内部结构都会积累一定的电荷，当电荷量积累到一定程度，就会容易发生对外放电的现象，从而构成威胁，因此芯片设计过程中，一般需要给各个引脚放置ESD防护器件，用于保护芯片的内部电路。

常规的ESD模型有人体放电模型(HBM)、机械放电模型(MM)和器件充电模型(CDM)。对于芯片产品来说，为了能够承受几千伏的静电放电电荷，产品内部必须集成具有高性能和高耐受力的ESD保护器件，否则内部器件极容易被击穿破坏等。

常用的ESD保护器件结构有ggnmos(栅极接地NMOS晶体管)、gcnmos(栅耦合NMOS晶体管)、pnp、ldmos(横向扩散MOS管)等，其中ggnmos和gcnmos主要应用在低压电路(<＝6V),pnp和ldmos可应用在高压电路(>6V)，从ESD防护性能来看，这些器件都有一个缺点，就是维持电压太高，内部电路还是存在一定的概率被损坏。

发明内容

本发明的目的在于提供一种静电保护器件，降低维持电压，提高ESD的承受电压。

为了解决上述问题，本申请公开了一种静电保护器件，包括：

P型衬底；

位于所述P型衬底上的N型掺杂埋层；

位于所述N型掺杂埋层上方的相邻的第一N型阱区、第一P型阱区、第二N型阱区、第二P型阱区及第三N型阱区；

位于所述第一N型阱区中的第一N型重掺杂区；

位于所述第一P型阱区中的第一P型重掺杂区和第二N型重掺杂区；

位于所述第二N型阱区中的第二P型重掺杂区、第三N型重掺杂区和第三P型重掺杂区；

位于所述第二P型阱区中的第四N型重掺杂区和第四P型重掺杂区；

位于所述第三N型阱区中的第五N型重掺杂区；以及

位于所述P型衬底表面的第五P型重掺杂区和第六P型重掺杂区；

其中所述第一N型重掺杂区、所述第二P型重掺杂区、所述第三N型重掺杂区、所述第三P型重掺杂区及所述第五N型重掺杂区相连为阳极；所述第一P型重掺杂区、所述第二N型重掺杂区、所述第四N型重掺杂区、所述第四P型重掺杂区、所述第五P型重掺杂区及所述第六P型重掺杂区相连为阴极。

在一个优选例中，所述第五P型重掺杂区和所述第六P型重掺杂区相连为环形或矩形结构，并围绕所述N型掺杂埋层。

在一个优选例中，所述第二P型重掺杂区、所述第二N型阱区及所述第一P型重掺杂区形成PNP晶体管；所述第三N型重掺杂区、所述第一P型阱区及所述第二N型重掺杂区形成NPN晶体管；所述第三P型重掺杂区、所述第二N型阱区、所述第四P型重掺杂区形成PNP晶体管；所述第三N型重掺杂区、所述第二P型阱区及所述第四N重掺杂区形成NPN晶体管。