[发明专利]一种基于指令扩展的流水线紧耦合加速器接口结构

权利要求书

1.一种基于指令扩展的流水线紧耦合加速器接口结构，其特征在于，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1在加速指令标识信号作用下选择结果发往级间寄存器reg4；

相关检测模块具体为：

当寄存器文件RF访问请求输入后，确定在译码级需要访问的源和目的寄存器号DC_reg，利用三个比较器并行的与后续流水级对应的源、目的寄存器号EX_reg、MEM_reg、WB_reg进行比较。

2.根据权利要求1所述的基于指令扩展的流水线紧耦合加速器接口结构，其特征在于，当一条加速指令进入到指令译码级进行译码，通过fmt域识别出当前是一条加速指令即生成加速指令标识信号传递到运算执行级。

3.根据权利要求1所述的基于指令扩展的流水线紧耦合加速器接口结构，其特征在于，通过比较器3判断译码级寄存器号DC_reg与写回级寄存器号WB_reg是否一致，如果相同则通过多路选择器MUX3旁路输出写回级数据WB_data，否则由下一级MUX2输出；

继续通过比较器2判断DC_reg与存储器寄存器号MEM_reg是否一致，如果相同则通过多路选择器MUX2旁路输出存储级数据MEM_data，否则由下一级MUX1输出；

继续通过比较器1判断DC_reg与执行级寄存器号EX_reg是否一致，如果相同则通过多路选择器MUX1旁路输出执行级数据EX_data，否则将正常访问寄存器文件RF，并最终将结果通过3级MUX输出。

4.根据权利要求3所述的基于指令扩展的流水线紧耦合加速器接口结构，其特征在于，三个比较器的判别结果作为流水线停顿时机的指示信号，当命中3信号有效，则不需要停顿流水线，当命中2信号有效，则需要停顿1级流水，当命中1信号有效，则需要停顿2级流水。

5.根据权利要求1所述的基于指令扩展的流水线紧耦合加速器接口结构，其特征在于，加速器与执行级紧耦合时，加速器与下一流水级D-Cache访问级之间设置有互连通道，译码级通过级间寄存器reg3发出的加速器访问请求在加速引擎中转换成存储器访问请求，该信号与级间寄存器reg4经过多路选择器MUX2后访问数据存储器，存储器的输出结果通过存储器访问应答通道返回加速引擎，转换成加速器访问应答返回执行级。

6.根据权利要求1或5所述的基于指令扩展的流水线紧耦合加速器接口结构，其特征在于，加速器与流水线之间以及加速器与存储器之间均采用握手机制实现流水线有序推进。

7.根据权利要求6所述的基于指令扩展的流水线紧耦合加速器接口结构，其特征在于，当加速指令译码后，其对应域将分别转换为加速器的各个输入信号，acc_cmd对应op，acc_rs1_id、acc_rs2_id和acc_rd_id分别对应rs1、rs2和rd，而acc_rs1_valid、acc_rs2_valid和acc_rd_valid分别对应v1、v2和v3，acc_rs1和acc_rs2则是rs1和rs2的32位具体数据，输出端口中的acc_rd则是用于写回rd的32位读数据；整个信号列表中，acc_require和acc_ack作为握手的请求和应答，用于控制流水线执行级的推动。

8.根据权利要求1所述的基于指令扩展的流水线紧耦合加速器接口结构，其特征在于，紧耦合加速器结构通过在执行级并行增加一个执行路径，实现加速指令到加速引擎的映射。