[发明专利]SiC外延晶片的制造方法

说明书

本发明涉及SiC外延晶片的制造方法。提供一种在正向上流动了电流时不易产生堆垛层错的SiC外延晶片的制造方法。本实施方式涉及的SiC外延晶片的制造方法包括：测定基底面位错密度的测定工序、决定外延层的层构成的层构成决定工序以及生长外延层的外延生长工序，(i)在所述层构成决定工序中，在所述基底面位错密度小于预定值的情况下，所述外延层从所述SiC基板侧起包括转换层和漂移层，(ii)在所述基底面位错密度为预定值以上的情况下，所述外延层从所述SiC基板侧起包括转换层、复合层以及漂移层。

技术领域

本发明涉及SiC外延晶片的制造方法。

背景技术

与硅(Si)相比，碳化硅(SiC)的绝缘击穿电场大一个数量级，带隙大3倍，热传导率高3倍左右。因此，碳化硅(SiC)被期待应用于功率器件、高频器件、高温工作器件等。

要促进SiC器件的实用化，要求高品质且低成本的SiC外延晶片以及外延生长技术的确立。

SiC器件形成于具有SiC基板和层叠在该基板上的外延层的SiC外延晶片。SiC基板由通过升华再结晶法等生长而得到的SiC的块状(bulk)单晶加工来获得。外延层通过化学气相沉积法(Chemical Vapor Deposition：CVD)等来制作，成为器件的耐压保持区域。

更具体而言，外延层将从(0001)面向＜11-20＞方向具有偏角(off angle)的面作为生长面而形成在SiC基板上。外延层在SiC基板上进行台阶流动生长(step-flow growth)(从原子台阶开始的横向生长)，成为4H-SiC。

在SiC外延晶片中，作为会对SiC器件导致致命缺陷的器件致命缺陷之一，已知基底面位错(Basal plane dislocation：BPD)。例如，在双极型器件中在沿正向流动了电流时，由于流动的载流子的复合能量，从SiC基板延续到外延层的基底面位错的部分位错会移动、扩展而形成高电阻的堆垛层错。并且，当在器件内产生高电阻部时，会引起器件的可靠性降低(双极退化)。因此，到目前为止一直致力于会延续到外延层的基底面位错的减少。

SiC基板中的基底面位错大多在形成外延层时能够转换为不产生缺陷扩展的贯通刃型位错(Threading edge dislocation：TED)(专利文献1)。

但是，近年来判明了：在沿正向流动了大电流的情况下，在SiC基板与外延层的界面转换为贯通刃型位错的基底面位错也在外延层中扩展为堆垛层错(Stacking Fault：SF)。因此，对于预想今后市场会扩大的大电流功率器件，如果仅是将基底面位错转换为贯通刃型位错，会无法充分抑制堆垛层错的形成，始终存在器件的可靠性恶化的担忧。

专利文献2记载了如下内容：除了通常的外延层之外，在SiC外延晶片内还形成杂质浓度高的外延层，由此提高SiC基板与外延层的界面处的从基底面位错向贯通刃型位错的转换效率。通过提高向基底面位错的转换效率，能够抑制基底面位错的伸长以及扩展。

基底面位错的伸长以及扩展是器件的双极退化的原因。因此，形成高杂质浓度的外延层被认为是抑制使用了SiC外延晶片的SiC器件的双极退化的有力的解决对策。

现有技术文献

专利文献1：日本特开2009-88223号公报

专利文献2：国际公开第2017/094764号

发明内容

发明要解决的技术问题

但是，由于追加形成杂质浓度比SiC基板高的外延层(复合层)的工序，原本就高价的SiC外延晶片的成本会进一步增大，进而会导致SiC器件的生产中的制造成本的增大。另一方面，由于难以在SiC器件的初始特性评价中检测到双极退化，存在会使容易发生双极退化的SiC器件流出的风险，因此，强烈需要不易发生双极退化的SiC外延晶片。