[发明专利]一种低逻辑复杂度的无符号近似乘法器

说明书

本发明提供了一种低逻辑复杂度的无符号近似乘法器。该近似乘法器包括部分积矩阵生成模块、第一阶段近似压缩模块、第二阶段近似压缩模块、第二阶段准确压缩模块和加法器模块。在部分积矩阵的压缩部分引入“近似”，在部分积矩阵压缩的第一阶段全部使用近似压缩器；在部分积矩阵压缩的第二阶段，权重高位部分使用全加器和半加器，权重低位部分仅使用近似压缩器。本发明使用的近似压缩器都仅使用逻辑与门和逻辑或门，相对于精确的压缩器(半加器和全加器)逻辑简单，硬件开销小。本发明的近似乘法器在提升电路性能的同时保障了准确度，在精度和硬件成本方面取得了较好的平衡。

技术领域

本发明属于近似计算领域，尤其涉及一种低逻辑复杂度的面积小的无符号近似乘法器。

背景技术

近些年来，一些具有容错性的应用，例如多媒体信号处理、数据挖掘和深度学习，受到了人们的关注并得到了巨大的发展。对于实际应用，人们提出了以低能耗获得高计算性能的要求。但是，这类应用通常是计算密集型的应用，需要耗费大量的能量。将这类应用开发到嵌入式系统和移动平台十分困难，受到能耗和速度的限制。但同时，这类应用又具有一定的容错性，在计算过程中产生了一些错误和不精确的情况下，仍然能获得最终正确的有意义的结果。所以结合以上两种特性，近似计算已经成为数字设计中的新兴趋势。通过牺牲一定的精确度，降低设计的逻辑复杂度，可以获得高能效、低延时的有效设计，进一步取得在硬件开销和精度方面的一种平衡。

乘法器作为最常用的基本运算单元，在计算密集型应用中起到了基础而重要的作用，例如滤波和卷积运算。然而，乘法器又具有复杂的逻辑设计，是最耗能的子运算单元之一。因此，通过牺牲一定的精度来降低硬件成本的近似乘法器受到了越来越多的关注。

发明内容

为了更好地平衡近似乘法器的精度损失和硬件成本，本发明提供了一种新型的低逻辑复杂度的无符号近似乘法器，满足了低功耗、低延时和高精确度的需求。

本发明采用的技术方案如下：

一种低逻辑复杂度的无符号近似乘法器，包括：

部分积矩阵生成模块，利用逻辑与门，将N比特的乘数的每一位和N比特的被乘数的每一位通过逻辑与操作，形成部分积矩阵；

第一阶段近似压缩模块，利用近似压缩器对生成的部分积矩阵进行第一阶段的近似压缩；

第二阶段近似压缩模块，用于将第一阶段近似压缩模块输出的低权值的部分积，再次使用所述近似压缩器，进行第二阶段的近似压缩；

第二阶段准确压缩模块，用于将第一阶段近似压缩模块输出的高权值的部分积，仅使用全加器和半加器，进行准确地压缩；

加法器模块，是位宽为2N的准确加法器，将第二阶段近似压缩模块和第二阶段准确压缩模块的输出进行相加，得到最终无符号近似乘法器的输出结果。

进一步地，所述近似压缩器为3/2近似压缩器、4/2近似压缩器、5/3近似压缩器或6/3近似压缩器，或者以上近似压缩器的组合。