[发明专利]处理方法和基板处理装置在审
| 申请号： | 201911082523.4 | 申请日： | 2019-11-07 |
| 公开（公告）号： | CN111162006A | 公开（公告）日： | 2020-05-15 |
| 发明（设计）人： | 吉村正太;伊藤清仁 | 申请（专利权）人： | 东京毅力科创株式会社 |
| 主分类号： | H01L21/3065 | 分类号： | H01L21/3065;H01L21/308;H01L21/67 |
| 代理公司： | 北京林达刘知识产权代理事务所(普通合伙) 11277 | 代理人： | 刘新宇 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 处理 方法 装置 | ||
本发明提供一种抑制掩模图案的偏差的处理方法和基板处理装置。所述处理方法具有：第一工序，在被蚀刻膜上使沉积物沉积于图案化的掩模层；以及第二工序，去除所述掩模层的一部分和所述沉积物的一部分中的至少任一方，在该处理方法中，将所述第一工序和所述第二工序重复一次以上，使所述掩模层的图案的侧面的锥角成为期望的角度。
技术领域
本公开涉及一种处理方法和基板处理装置。
背景技术
例如，专利文献1提出了以下方案：具有使沉积物沉积于孔或线的图案的凹部的工序和通过蚀刻来去除孔或线的图案的凸部的工序，从而使图案的凹凸减少。
例如，专利文献2提出了以下方案：提供图案形成后的光致抗蚀剂掩模，在光致抗蚀剂掩模上配置覆层，在蚀刻层蚀刻特征部并去除掩模。
专利文献1：美国专利第9922839号说明书
专利文献2：日本特开2010-516059号公报
发明内容
本公开提供一种能够抑制掩模图案的偏差的技术。
根据本公开的一个方式，提供一种处理方法，具有：第一工序，在被蚀刻膜上使沉积物沉积于图案化的掩模层；以及第二工序，去除所述掩模层的一部分和所述沉积物的一部分中的至少任一方，在该处理方法中，将所述第一工序和所述第二工序重复一次以上，使所述掩模层的图案的侧面的锥角成为期望的角度。
根据一个侧面，能够抑制掩模图案的偏差。
附图说明
图1是表示一个实施方式所涉及的基板处理装置的一例的纵剖面图。
图2是表示一个实施方式所涉及的基板的处理工序的一例的图。
图3是表示一个实施方式所涉及的基板的处理方法的一例的流程图。
图4示出一个实施方式所涉及的循环数和图案的偏差的实验结果例。
图5示出一个实施方式所涉及的图案的锥角和图案的偏差的实验结果例。
图6示出一个实施方式所涉及的沉积工序和去除工序中的时间依赖性的实验结果例。
图7示出一个实施方式所涉及的沉积工序中的气体依赖性的实验结果例。
图8示出一个实施方式所涉及的沉积工序中的气体依赖性的实验结果例。
图9示出一个实施方式所涉及的沉积工序中的压力依赖性的实验结果例。
图10示出一个实施方式所涉及的沉积工序中的温度依赖性的实验结果例。
图11是用于说明一个实施方式所涉及的基板处理中的锥角的调整的图。
图12是用于说明一个实施方式所涉及的基板处理中的锥角的调整的图。
具体实施方式
下面，参照附图对用于实施本公开的方式进行说明。此外，在本说明书和附图中，对实质上相同的结构标注相同的标记，由此省略重复的说明。
[基板处理装置的整体结构]
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
