[发明专利]包括算术电路的存储器器件和包括该器件的神经网络系统

权利要求书

1.一种存储器器件，包括：

存储体，包括被排列在存储器器件的多个字线和多个位线彼此交叉的区域中的多个存储单元；

读出放大器，通过所述多个位线连接到存储体，并且被配置为放大通过来自所述多个位线当中的所选位线而发送的信号；以及

算术电路，被配置为从读出放大器接收第一操作数，从存储器器件外部接收第二操作数，并且基于在存储器器件中生成的内部算术控制信号，通过使用第一操作数和第二操作数来执行算术运算。

2.根据权利要求1所述的存储器器件，其中，内部算术控制信号包括内部读取信号和内部写入信号。

3.根据权利要求2所述的存储器器件，其中，当算术电路接收到内部读取信号时，存储器器件通过包括读出放大器的路径将第一操作数从存储体读取到算术电路。

4.根据权利要求2所述的存储器器件，其中，当算术电路接收到内部写入信号时，存储器器件通过包括存储器器件的数据输入/输出缓冲器的路径将第二操作数从存储器器件外部写入算术电路。

5.根据权利要求2所述的存储器器件，其中，内部算术控制信号还包括：用于起动算术电路的算术运算的算术运算起动信号、用于初始化算术电路的算术初始化信号和用于控制算术电路输出计算的数据的输出信号中的至少一个。

6.根据权利要求5所述的存储器器件，其中，存储器器件同时生成内部读取信号、内部写入信号和算术运算起动信号中的两个或更多个。

7.根据权利要求1所述的存储器器件，其中，内部算术控制信号由被配置为控制存储器器件的配置的控制逻辑生成。

8.根据权利要求1所述的存储器器件，其中，算术电路包括乘法和累加电路，其中所述乘法和累加电路被配置为通过使用第一操作数和第二操作数来执行乘法运算和累加运算。

9.根据权利要求8所述的存储器器件，其中，乘法和累加电路包括：

乘法器，被配置为通过将第一操作数乘以第二操作数来生成乘法数据；

寄存器，被配置为临时存储计算数据；以及

加法器，被配置为通过将乘法数据与存储在寄存器中的计算数据相加来更新计算数据。

10.根据权利要求8所述的存储器器件，其中，算术电路还包括：

非线性函数处理器，被配置为对由乘法和累加电路计算的数据执行非线性函数处理；以及

量化器，被配置为量化非线性函数处理后的数据。

11.根据权利要求8所述的存储器器件，其中，算术电路包括多个乘法和累加电路，其中所述多个乘法和累加电路包括乘法和累加电路，并且

所述多个乘法和累加电路以环状形式彼此连接。

12.根据权利要求1所述的存储器器件，还包括列解码器，其中所述列解码器通过所述多个位线连接到存储体并且被配置为执行解码操作以选择所述多个位线中的一些，

其中，读出放大器包括输入/输出读出放大器，其中所述输入/输出读出放大器通过全局输入/输出线连接到列解码器并且被配置为放大通过全局输入/输出线而发送的信号，以及

算术电路被配置为从输入/输出读出放大器接收第一操作数。

13.根据权利要求10所述的存储器器件，其中，存储体包括沿着所述多个字线和所述多个位线的方向以矩阵形式排列的多个子存储单元阵列，

读出放大器包括多个位线读出放大器，其中，所述多个位线读出放大器中的每一个连接到分别连接到所述多个子存储单元阵列的子位线，并且被配置为放大通过子位线而发送的信号，以及

算术电路被包括在存储体中并且被配置为从所述多个位线读出放大器接收第一操作数。