[发明专利]用于卷积神经网络硬件加速器的时序弹性电路

权利要求书

1.一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，包括时序错误检测单元、时序错误校正单元和时钟控制单元；其中，

时钟控制单元，用于接收到时钟信号时，输出时钟反向信号和检测窗口控制信号，时钟反向信号输入至时序错误校正单元，检测窗口控制信号输入至时序错误检测单元；

时序错误检测单元，用于根据检测窗口控制信号，对输入数据进行时序错误检测，检测出现时序错误时，输出高脉冲错误信号；

时序错误校正单元，用于在时钟信号和时钟反向信号的控制下，在时钟高脉冲期间对输入数据持续采样，在出现时序错误时输出正确的采样的数据信号；

所述时序错误检测单元包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第一反相器、第二反相器、第三反相器和第一传输门，其中，

所述第一反相器的输入端与时序弹性电路的数据信号输入端连接，第一反向器的输出端与第二反相器的输入端、第一传输门的第一栅端、第二MOS管的源端分别连接，第二反相器的输出端与第一MOS管的栅端、第二MOS管的栅端、第三MOS管的栅端、第一传输门的输入端分别连接，第一MOS管的源端与时序错误检测单元的输入信号端、第一传输门的第二栅端分别连接，第一MOS管的漏端与第二MOS管的漏端、第五MOS管的栅端、第一传输门的输出端分别连接，第三MOS管的漏端和源端接地，第五MOS管的源端接地，第五MOS管的漏端与第四MOS管的漏端、第三反相器的输入端分别连接，第四MOS管的源端接电源电压；

第三反相器输出端作为时序错误检测单元输出端，输出时序错误信号。

2.根据权利要求1所述的一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，输入数据信号发生延迟错误至高电平期间发生信号翻转时，第三反相器的输出端为高电平信号。

3.根据权利要求1所述的一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，所述第三MOS管宽长比比其余MOS管大一个数量级。

4.根据权利要求1所述的一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，时序错误校正单元包括第二传输门、第三传输门、第四反相器、第五反相器和第六反相器，其中，

所述第二传输门和第三传输门的栅端分别由时钟信号高电平和低电平开启，所述第二传输门的输入端连接数据信号输入端，第二传输门的输出端与第四反相器的输入端连接；

所述第三传输门的输入端与第四反相器的输出端、第五反相器的输入端分别连接，所述第三传输门的输出端连接第六反相器的输出端；

所述第五反相器输出端和第六反相器输入端连接，并共同作为时序错误校正单元的输出端。

5.根据权利要求1所述的一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，时序错误校正单元的输出端为时钟下降沿时采样的数据值。

6.根据权利要求1所述的一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，时钟控制单元包括第七反相器、第八反相器和若干缓冲器单元，其中：

所述第七反相器的输入端为时钟信号，所述第七反相器的输出端作为时钟控制单元的输出信号，输出端为反向时钟信号；

所述第八反相器的输入端连接第七反相器的输出端，所述第八反相器的输出端作为时钟控制单元的输出信号，输出检测窗口时钟信号；

若干串联的缓冲器单元设置在第八反相器输出端，用于控制检测时钟窗口的大小。

7.根据权利要求6所述的一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，所述第七反相器为低阈值型反相器，所述第八反相器为高阈值型反相器；增大时钟控制单元的输出端到输入端的延时，从而提高时序错误检测单元在时钟上升沿附近数据变化检测的容忍度。

8.根据权利要求6所述的一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，第四MOS管的栅端连接检测窗口时钟信号。

9.根据权利要求6所述的一种用于卷积神经网络硬件加速器的时序弹性电路，其特征在于，所述时序错误检测单元在检测窗口时钟信号高电平期间检测电路时序错误，所述时序错误检测单元在低电平期间保持错误检测信号输出为低电平。