[发明专利]用于卷积神经网络硬件加速器的时序弹性电路

说明书

本发明公开了一种用于卷积神经网络硬件加速器的时序弹性电路，涉及数字集成电路领域，适用于卷积神经网络硬件加速器的时序错误检测和校正。时序弹性电路包括：基于数据跳变检测的时序错误检测单元、在线校正单元和时钟控制单元，其中时序错误检测单元由13个晶体管构成，检测窗口长度可根据不同的工艺、电压、温度、老化程度条件进行调节；时序错误校正单元采用功耗较小的传统的锁存器结构，由10个晶体管构成；时钟控制单元生成时钟反向信号和检测窗口时钟信号，不检测时钟上升沿附近的数据延时，提高了电路的错误容忍度。结合卷积神经网络本身的容错性，本发明能够节省传统电路保留的过多时序裕度，且在保证数据精度的同时，降低电路的功耗。

技术领域

本发明涉及数字集成电路领域，特别是用于卷积神经网络硬件加速器的时序弹性电路。

背景技术

机器学习技术已广泛应用于视觉和医疗等各个领域。深度神经网络（DNN）作为机器学习技术的一种，对不同层的参数进行不同的计算形式，工作量复杂，工业界通过硬件加速器提高计算速度。能够快速对多种类型传感器采集到的真实数据进行处理和分类，作为对图像，视频和文本处理上为最先进的应用技术，深度神经网络在物联网（IoT）的发展中起到了推动作用，为了提高神经网络的运算速度，通常用硬件加速器对DNN算法进行加速。

物联网移动终端设备逐渐变小，对电路能耗的要求更加严苛，降低供电电压是较快节省功耗的方法之一。然而深亚微米下，工艺，电压，温度，老化（PVTA）等的变化会增大电路延时，给电路带来时序问题，从而降低电路的能效比。传统的硬件加速器设计为了满足低压下较大的时序需求，放宽了电路整体的时序裕量（Timing margin），虽然从功能上满足了电路需求，但常压下造成了一定的时序浪费，同样会降低电路的能效比。

时序弹性电路（Timing Resilient Circuit）包括序错误检测（Timing ErrorDetection，TED）电路和校正电路。电路发生时序延迟违规时，时序弹性电路能够及时检测到错误的发生，并校正输出值为正确结果。在卷积神经网络硬件加速器中插入时序弹性电路，能够不断地降低电路时序裕量和供电电压至当前PVTA条件下的极限值，和传统设计相比，这一做法节省了大量时序裕度和功耗。

经典的TED结构是一种被称为剃刀（Razor）的电路，Razor在主触发器旁边构建了一个相同的阴影锁存器，对两个触发器设置不同的采样时钟，对比两组采样数据从而得到时序错误信号。Razor结构虽然能准确地反应电路时序错误，但是结构本身不具备错误恢复功能，且需要停滞一个时钟，通过电路回滚机制才能得到正确的结果。同时，此电路结构晶体管数量繁多，使用剃刀结构会给整体电路面积和功耗带来较大负担。由于DNN硬件加速器电路涉及多层计算，且本身具有一定的复杂度，因此，需要一个能够在线纠错且晶体管数较少的时序弹性电路来检测电路时序错误。

发明内容

本发明所要解决的技术问题是克服现有技术的不足而提供用于卷积神经网络硬件加速器的时序弹性电路，用以降低整体电路的功耗和传统设计中保留的过多裕量，在低压，高温等恶劣的工艺条件下，及时的监测到卷积神经网络硬件加速器中发生的时序错误并进行错误校正，降低了硬件加速器的系统功耗；结合神经网络自身的容错性，本发明可以在不损失输出数据精度的情况下降低电路功耗。

本发明为解决上述技术问题采用以下技术方案：

根据本发明提出的一种用于卷积神经网络硬件加速器的时序弹性电路，包括时序错误检测单元、时序错误校正单元和时钟控制单元；其中，

时钟控制单元，用于接收到时钟信号时，输出时钟反向信号和检测窗口控制信号，时钟反向信号输入至时序错误校正单元，检测窗口控制信号输入至时序错误检测单元；

时序错误检测单元，用于根据检测窗口控制信号，对输入数据进行时序错误检测，检测出现时序错误时，输出高脉冲错误信号；