[发明专利]一种基于FPGA的可变符号抽样率升余弦滤波器

权利要求书

1.一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，包括L+1个高速采样模块（S101）和L个地址计算模块（S201），且满足N=KL，其中K为每个符号抽样点数，L表示滤波器截断时间长度为L个符号，滤波器系数个数为N+1；

L+1个高速采样模块（S101）依次延迟一个时钟周期进行采样，L+1个高速采样模块（S101）的输出端各连接至一个乘法器的输入端，L+1个乘法器的输出端连接至同一个加法器，所述加法器将并行输入的L+1路信号进行相加运算，用于输出升余弦滤波信号；

还包括L个ROM存储器，所述ROM存储器用于存储升余弦滤波器系数h（n），n=0,1,2……N-1，每个ROM存储器连接一个地址计算模块（S201），用于计算后续ROM存储器的地址；

所述ROM存储器的输出端分别连接至第1到第L个乘法器的输入端，用于输入升余弦滤波器系数，第L+1个乘法器直接输入升余弦滤波器最后一个系数h（N）。

2.根据权利要求1所述的一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，所述高速采样模块（S101）由计数器、比较器、选择器组成；

所述计数器输出端连接至比较器基准端，比较器输出端连接至选择器输入端，计数器输出与K值进行比较，相等时输出为1，否则输出为0，该信号作为计数器的rst信号，重置计数器，同时作为选择器的选择信号，为0时，选择0输出，为1时选择输入信号作为输出。

3.根据权利要求2所述的一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，所述地址计算模块（S201）由第二计数器、第二比较器、第二选择器、乘法器组成；

所述第二计数器输出端连接至第二比较器比较器的基准输入端，第二比较器输出端连接至乘法器输入端；

所述第二选择器输出端连接至乘法器输入端，所述乘法器用于输出升余弦滤波器系数；

当K=Km时，选择器输出Mm，其中Mm=Kmax/Km。

4.根据权利要求1-3所述的一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，所述升余弦滤波器系数h（n），n=0,1,2……N-1，共N个系数平均分为L份，分别存储在L个ROM存储器中，每个ROM中存放Kmax=Lcm（K1、K2、K3……）个系数，Lcm表示最小公倍数，K1、K2、K3……表示K各种可能取值。

5.根据权利要求4所述的一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，所述L的取值为4-8。