[发明专利]一种基于FPGA的可变符号抽样率升余弦滤波器

说明书

本发明涉及一种基于FPGA的可变符号抽样率升余弦滤波器，包括L+1个高速采样模块和L个地址计算模块，且满足N=KL，其中K为每个符号抽样点数，L表示滤波器截断时间长度为L个符号，滤波器系数个数为N+1；L+1个高速采样模块依次延迟一个时钟周期进行采样，高速采样模块的输出端各连接至乘法器，乘法器的输出端连接至加法器，加法器将并行输入的L+1路信号进行相加运算，用于输出升余弦滤波信号；还包括L个ROM存储器，ROM存储器用于存储升余弦滤波器系数h（n），n=0,1,2……N‑1，每个ROM存储器连接一个地址计算模块，用于计算后续ROM存储器的地址。本方案可以适应可变的符号抽样率，且消耗的FPGA乘法器资源不随符号抽样率变化。

技术领域

本发明涉及滤波器领域，具体涉及一种基于FPGA的可变符号抽样率升余弦滤波器。

背景技术

现代通信系统中，为了减少码间干扰的影响，使发送信号更适合信道的传输，提高通信系统传输质量，通常使用升余弦(或平方根升余弦)滤波器作为脉冲成型滤波器。发送端升余弦滤波器的单位冲击响应为：

其中R为滚降银子，t为时间，T符号周期。

升余弦滤波器实现时，可以采用FPGA硬件实现，由于符号速率与升余弦滤波器输出速率不同，因此实现时，需要先将上采样，并将公示(1)数字化后使用滤波器结构实现，其实现结构如图1所示，图中D表示FPGA中延迟一个时钟单元，表示乘法器，h(N)表示升余弦滤波器系数。传输码元经过调制模块变成调制信号，高速率采样模块将调制信号做高倍采样，以匹配升余弦滤波器采样速率，最后升余弦滤波器完成脉冲信号的成型。升余弦滤波器与其他滤波器(如FIR滤波器)一样，通过乘累加实现。

上述升余弦滤波器结构和一般滤波器块结构一样，主要通过乘累加完成，但是该滤波器结构固定，不能适应变化的符号抽样率。当输入信号码元速率变化，输出的信号速率不变时，即符号抽样率变化时，升余弦滤波器在一个码元周期内的系数个数也需要改变，而且当系数个数较多时，需要消耗的FPGA时钟延迟单元很多。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于FPGA的可变符号抽样率升余弦滤波器，可以适应可变的符号抽样率，且消耗的FPGA乘法器资源不随符号抽样率变化。

本发明的目的是通过以下技术方案来实现的：

一种基于FPGA的可变符号抽样率升余弦滤波器，包括L+1个高速采样模块和L个地址计算模块，且满足N＝KL，其中K为每个符号抽样点数，L表示滤波器截断时间长度为L个符号，滤波器系数个数为N+1；

L+1个高速采样模块依次延迟一个时钟周期进行采样，L+1个高速采样模块的输出端各连接至一个乘法器的输入端，L+1个乘法器的输出端连接至同一个加法器，所述加法器将并行输入的L+1路信号进行相加运算，用于输出升余弦滤波信号；

还包括L个ROM存储器，所述ROM存储器用于存储升余弦滤波器系数h(n)，n＝0,1,2……N-1，每个ROM存储器连接一个地址计算模块，用于计算后续ROM存储器的地址；

所述ROM存储器的输出端分别连接至第1到第L个乘法器的输入端，用于输入升余弦滤波器系数，第L+1个乘法器直接输入升余弦滤波器最后一个系数h(N)。

进一步的，所述高速采样模块由计数器、比较器、选择器组成；

所述计数器输出端连接至比较器基准端，比较器输出端连接至选择器输入端，计数器输出与K值进行比较，相等时输出为1，否则输出为0，该信号作为计数器的rst信号，重置计数器，同时作为选择器的选择信号，为0时，选择0输出，为1时选择输入信号作为输出。

进一步的，所述地址计算模块由第二计数器、第二比较器、第二选择器、乘法器组成；