[发明专利]多值逻辑宽位高速加法器

权利要求书

1.利用CMOS电路中电压的宽范的空间及较低的阈值，将一个位点的电压值(相对地)划分为不同等级(V0域、V1域、V2域、V3域、…)，使一个位点变量可表示不同的数值(0、1、2、3、…)，实现宽位高速加法器。本发明作为一个特例将电压值划分为4个等级，其特征包括：采用改进的施密特门进行电压判别实现多值逻辑保真存取和总线传送；将多值变量转换为有权二值逻辑；采用状态逻辑化简实现加法运算从而获得1个位点的全加器；以1个位点的全加器为基本单元将4单元分为1组构成宽位加法器(64个位点)，组内采用单链选通式进位，组间采用单链逻辑推挽式进位。

2.根据权利要求1所述，将电压值划分Vi(V0＝0～1v、V1＝1～2v、V2＝3～5v、V3＝4～5v)，一个位点变量(如a或b)可为其电压值之一的值域，记为a＝(0、1、2、3)，其特征在于利用电压空间表示4种数值。

3.根据权利要求1所述，用VDD为4V的压控施密特门对a实现(3、2)和(0、1)的分界，用两个不对称施密特门分别实现对a＝3和a＝0的精准分辩，以分辩值驱动对应标准电压并和传输门一起构成电压保真线路，实现a或b值的寄存(器)及总线输入、出，其特征在于分辩准确且使a或b值始终接近与其所对应的标准Vi值。

4.根据权利要求1所述，从寄存器中直接获得相应的分辩逻辑值，将a和b转换为相应的有权二进制逻辑值(L3、L2、L1、L0和i3、i2、i1、i0)(下标表示其数值的权重)，其特征在于可使加法运算的逻辑信号可靠(每个有权值用0、1二值逻辑表示)且已成为直接的数值关系(0、1、2、3)。

5.根据权利要求1所述，将加法算式对应L3～0和i3～0列出真值表，用状态逻辑化简获得(pi、gi)及si(加法和)，状态逻辑化简中逻辑”与”用单CMOS管实现，逻辑”或”单线实现，将高阻作为一种逻辑状态在线”或”时使用及递传，只在逻辑式终点用有源施密特门将高阻转换为逻辑”0”。由此获得一个位点的全加器(a+b)，其特征在于将逻辑”0”的状态递传改为以高阻递传，使逻辑线路简洁、减少原件数量和功耗(高阻递传无功耗)。

6.根据权利要求1所述，将4个位点(ai+bi)(i＝1、2、3、4)的全加器分为1组，根据位点的pi和gi，采用选通门实现组内单链进位，其特征在于逻辑电路简洁且原件量少；根据本组的Pi和Gi采用BICMOS实现组间单链逻辑推挽式进位，其特征在于进位值0、1切换时开关时延极小达到高速效果，即用1个BJT管时延即可将后组位点的进位前传至前组位点。

7.根据权利要求1所述，将4个位点加法器作为1个单元，将8、16…个单元串联(一条进位线)就得32、64…个位点的宽位加法器，相当于二进制64、128…位的加法器，其特征在于线性扩展位宽且高速进位，每增加4个位点(相当于二进制8位)只增加1个BJT管的进位时延。