[发明专利]多值逻辑宽位高速加法器

说明书

一种多值逻辑宽位高速加法器。利用CMOS逻辑电路宽范的电压空间及较低的阈值，将电压值划分为不同等级使一个位点可表示多种数值。本发明以电压值划分4级的4进制加法运算说明其原理。采用改进的施密特门进行电压比较确定变量的值域以此进行保真寄存和总输入输出；采用状态逻辑化简将多值转为有权二值逻辑实现两位点的全加器，将4个的全加器分成为1组，用16组所构成64位点(相当于二进制的128位长)的宽位加法器，组内采用单链选通式进位方式而组间采用单链逻辑推挽式进位。与相应的CMOS加法器相比较，具有以下特点：每个位点可表示4种数值，相对于二值逻辑可增加一倍的位长且减少一倍的总线和存贮空间；每组进位时延仅为1个BJT管可减少了4个CMOS管进位时延；组与组之间一线单链进位联接，易于线性地位宽扩展。

技术领域

计算机算术运算部件，尤其是加法器。属于集成电路设计。

背景技术

加法器是计算机系统的核心部件，其执行速度与字长、逻辑器件的时间延迟(时延)及进位方式成正比，这三项也是解决加法器执行速度的关键。

对于字长、时延问题，近年来VCC在1.0～18.0V范围内的各种CMOS器件得以广范应用而且为了适应这种情况在同一个芯片中采用几种不同电压值的电源(VCC)的器件得到很快的发展，显然，由于CMOS器件的开启电压VT的降低使VCC很低的情况下就可分辩出逻辑0、1。基于这个原理，若将VCC加宽则可将VCC宽范的电压空间定义为多种逻辑值，基于多值逻辑原理利用电压值来表示数值，可使1个位点变量不只表示0、1两个值而是多个值，即将逻辑电路中的电位划分为若干等级，每一级别表示一个数值量，就得多值逻辑关系，由此1个位点可实现4、6、…进制的加法器就可有效地提高运算字长的长度且加快运算速度；

对于加法器的进位方式，以超前进位为代表的多链进位式加法器结构是通过分组分层。每组用进位传递函数(P)和进位产生函数(G)表征该组的进位状态，将其递层上传经判断给出各组的进位状态。随着加法器字宽的增长、层次增多，则器件增多、连线增多增长，将出现进位速度明显下降的问题；以曼彻斯特链为代表的单链式进位加法器结构，由P信号控制使用旁路方式提高进位速度。由于各旁路结点是用多路开关或传输门递级实现的，当字宽增长时多路开关时延递级增加明显、而传输门还受到结点数量的限制都难以实现进位状态高速传递。综合两者的特点，将n个位点分成m个组，组内以pi、gi特征进行单链选通式进位，组间以P、G(是pi、gi的函数)为条件采用单链逻辑推挽式进位可极大的提高加法器的运算速度。

发明内容

针对背景技术提出的问题，给出一种多值存取、单链式进位的宽位高速加法器。

将一个最小的存贮单元定义为一个位点，一个位点变量按其电压的大小表示相应的数值，为适应当前CMOS器件的常用电压范围，本发明以四值逻辑说明其原理，即逻辑变量a可为0、1、2、3四个值之一，其对应的电压为0～1V、1～2V、3～4V、4～5V；

在加法运算前将多值变量转换为对应的有权二值逻辑值，权重与数值对应，方法是基于多值逻辑阈运算原理，用改进的施密特门实现。以2.0V作为分界电压，用一个压控施密特门将a分辩为(3、2)和(1、0)两个部分，用y＝逻辑1示a＝(3、2)和逻辑0示a＝(0、1)，另外用两个不对称施密特门分别从a中分辩出两个极端值3和0，通过与分界逻辑y比较，即可确定出a的权重逻辑值L0、L1、L2、L3，分别表示数值0、1、2、3；

根据有权二值逻辑值数值明确的特点，采用状态逻辑化简以实现两变量全加器，即将高阻状态作为逻辑0态参与单管“与”和单线“或”的运算，最终用有源施密特门将高阻状态转为逻辑0；

以4个全加器为一个单元分组，组内采用单链选通式进位、组间采用单链逻辑推挽式进位。即组内的选通式进位采用4管选通门，其具有本位进位和后位前传两种互斥的选通功效；组间单链逻辑推挽式进位采用4个BJT管和1个三态门组成，用两个管实现开通/关闭本位的进位状态进入进位链、用一对BJT管(BiCMOS)实现推挽上传进位信号。这样可达到进位的极值速度；