[发明专利]一种串并转换电路及显示面板

权利要求书

1.一种串并转换电路，其特征在于，包括数据信号计数器和模拟信号计数器；

所述数据信号计数器包括多组第一计数模块，所述多组第一计数模块依次连接成闭合环形回路，使所述多组第一计数模块之间的连接导线的长度相同，每一组所述第一计数模块的输出端与下一组所述第一计数模块的输入端连接；

所述数据信号计数器还包括与各组所述第一计数模块一一对应连接的第一锁存模块；所述第一锁存模块用于锁存数据信号；

所述模拟信号计数器包括级联的多组第二计数模块，所述多组第二计数模块依次连接成一开口环形结构，每一组所述第二计数模块的输出端与下一组所述第二计数模块的输入端连接；其中，

所述模拟信号计数器还包括与各组所述第二计数模块一一对应连接的第二锁存模块；所述第二锁存模块用于锁存模拟信号。

2.如权利要求1所述的串并转换电路，其特征在于，所述第一计数模块均包括第一组合逻辑单元和第二组合逻辑单元；其中，

对于任意一组所述第一计数模块，所述第一组合逻辑单元的输出端与所述任意一组所述第一计数模块对应连接的所述第一锁存模块的第一输入端连接，所述第一组合逻辑单元的输入端与所述任意一组所述第一计数模块连接的上一组第一计数模块的第二组合逻辑单元的输出端连接，所述第二组合逻辑单元的输入端与所述任意一组所述第一计数模块的第一组合逻辑单元的输出端连接；

所述第一组合逻辑单元和所述第二组合逻辑单元的时钟信号端均用于输入时钟信号；

所述第一组合逻辑单元用于选择输出所述时钟信号或持续输出低电平信号；

所述第二组合逻辑单元用于选择输出所述时钟信号的反相信号或持续输出高电平信号。

3.如权利要求2所述的串并转换电路，其特征在于，每相邻所述第一组合逻辑单元和所述第二组合逻辑单元之间的连接导线的长度相同。

4.如权利要求1所述的串并转换电路，其特征在于，所述第二计数模块均包括第三组合逻辑单元和第四组合逻辑单元；

对于任意一组所述第二计数模块，所述第三组合逻辑单元的输出端与所述任意一组所述第二计数模块对应连接的所述第二锁存模块连接；

所述串并转换电路还包括启动模块；其中，

第一组所述第二计数模块中的第三组合逻辑单元的输入端与所述启动模块的输出端连接；

除第一组所述第二计数模块之外，其余任意一组所述第二计数模块中的第三组合逻辑单元的输入端与所述其余任意一组所述第二计数模块连接的上一组所述第二计数模块的第四组合逻辑单元的输出端连接，所述第四组合逻辑单元的输入端与同一组所述第二计数模块的第三组合逻辑单元的输出端连接；

所述第三组合逻辑单元和所述第四组合逻辑单元的时钟信号端均用于输入所述时钟信号；

所述第三组合逻辑单元用于选择输出所述时钟信号或持续输出低电平信号；

所述第四组合逻辑单元用于选择输出所述时钟信号的反相信号或持续输出高电平信号。

5.如权利要求4所述的串并转换电路，其特征在于，所述第一组合逻辑单元和所述第三组合逻辑单元均包括：

第一或非门，所述第一组合逻辑单元中第一或非门的第一输入端与上一组所述第一计数模块中的第二组合逻辑单元的输出端连接，第一组所述第二计数模块中的第三组合逻辑单元的第一或非门的第一输入端与所述启动模块的输出端连接，除第一组所述第二计数模块之外，其余组所述第二计数模块中的第三组合逻辑单元的第一或非门的第一输入端与上一组所述第二计数模块中的第四组合逻辑单元的输出端连接；

第一晶体管，所述第一晶体管的控制极与所述第一或非门的输出端连接，所述第一晶体管的第一极与所述第一或非门的第二输入端连接，所述第一晶体管的第二极接地；

第一传输门，所述第一传输门的输入端与时钟信号端连接，所述传输门的第一控制端与所述第一或非门的输出端连接，所述第一组合逻辑单元中的第一传输门的输出端与所述第一组合逻辑单元的输出端连接，所述第三组合逻辑单元中的第一传输门的输出端与所述第三组合逻辑单元的输出端连接；其中，所述第一传输门的输出端用于在所述第一传输门开启时输出时钟信号，在所述第一传输门关闭时持续输出低电平信号；

第一非门，所述第一非门的输入端与所述第一或非门的输出端连接，所述第一非门的输出端与所述第一传输门的第二控制端连接。