[发明专利]一种串并转换电路及显示面板

说明书

本发明公开了一种串并转换电路及显示面板，该串并转换电路包括数据信号计数器；数据信号计数器包括多组第一计数模块，多组第一计数模块依次连接成闭合环形回路，每一组第一计数模块的输出端与下一组第一计数模块的输入端连接；数据信号计数器还包括与各组第一计数模块一一对应连接的第一锁存模块；第一锁存模块用于锁存数据信号。通过将数据信号计数器中多组第一计数模块围成一闭合环形回路，这样可以使多组第一计数模块之间的连接导线的长度相同，这样多组第一计数模块之间的连接导线的负载均衡，不会出现由于局部连接导线的长度较长而发生信号延迟的问题，从而可以保证系统可工作的最高频率。

技术领域

本发明涉及显示技术领域，特别涉及一种串并转换电路及显示面板。

背景技术

相关技术中，通常采用二进制计数器进行计数，以在每次计数的时刻，通过组合逻辑电路获取一个方波脉冲采样信号。若需要生成多个方波脉冲采样信号，则采用多个组合逻辑电路来实现。

目前，数据传输的方式包括串行数据传输和并行数据传输，串行数据传输是将组成数据和字符的码元按时序逐位予以传输，并行数据传输是将固定位数(通常为8位或16位等)的数据和字符码元同时传输至接收端。串并转换是完成这两种传输方式之间转换的技术。目前，为了达到更高的传输速率，就是把串口一个一个输入的数据用并口在若干(通常为8)根线上同时输出，这就需要串并转换电路来实现，串并转换电路就需要在相应的逻辑组合电路的输出端连接锁存器，锁存器用于锁存对应的逻辑组合电路输出的方波脉冲采样信号，在若干个数据锁存完之后同时输出。

发明内容

有鉴于此，本发明实施例提供了一种串并转换电路及显示面板，用以解决相关技术中由于数据信号计数器的逻辑组合电路之间存在导线连接长度不同而导致负载不均衡，从而导致串并转换电路可工作的最高频率下降的问题。

因此，本发明实施例提供了一种串并转换电路，包括数据信号计数器；

所述数据信号计数器包括多组第一计数模块，所述多组第一计数模块依次连接成闭合环形回路，每一组所述第一计数模块的输出端与下一组所述第一计数模块的输入端连接；

所述数据信号计数器还包括与各组所述第一计数模块一一对应连接的第一锁存模块；所述第一锁存模块用于锁存数据信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，所述第一计数模块均包括第一组合逻辑单元和第二组合逻辑单元；其中，

对于任意一组所述第一计数模块，所述第一组合逻辑单元的输出端与所述任意一组所述第一计数模块对应连接的所述第一锁存模块的第一输入端连接，所述第一组合逻辑单元的输入端与所述任意一组所述第一计数模块连接的上一组第一计数模块的第二组合逻辑单元的输出端连接，所述第二组合逻辑单元的输入端与所述任意一组所述第一计数模块的第一组合逻辑单元的输出端连接；

所述第一组合逻辑单元和所述第二组合逻辑单元的时钟信号端均用于输入时钟信号；

所述第一组合逻辑单元用于选择输出所述时钟信号或持续输出低电平信号；

所述第二组合逻辑单元用于选择输出所述时钟信号的反相信号或持续输出高电平信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，每相邻所述第一组合逻辑单元和所述第二组合逻辑单元之间的连接导线的长度相同。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，还包括模拟信号计数器；

所述模拟信号计数器包括级联的多组第二计数模块，所述多组第二计数模块依次连接成一开口环形结构，每一组所述第二计数模块的输出端与下一组所述第二计数模块的输入端连接；其中，

所述模拟信号计数器还包括与各组所述第二计数模块一一对应连接的第二锁存模块；所述第二锁存模块用于锁存模拟信号。