[发明专利]具抹除抑制能力的多次编程存储单元及其存储单元阵列

权利要求书

1.一种存储单元阵列，包括第一行的M个多次编程存储单元，其中该M个多次编程存储单元中的第一多次编程存储单元包括：

浮动栅晶体管，具有浮动栅极，其中该浮动栅晶体管的第一端耦接至第一源极线，该浮动栅晶体管的第二端耦接至第一位线；

第一电容器，其中该第一电容器的第一端连接至该浮动栅极，且该第一电容器的第二端连接至第一抹除线；

第二电容器，其中该第二电容器的第一端连接至该浮动栅极，且该第二电容器的第二端连接至第一控制线；以及

第三电容器，其中该第三电容器的第一端连接至该浮动栅极，且该第三电容器的第二端连接至第一抑制线；

其中，于抹除运作时，该第一源极线接收第一电压或者接地电压、该第一位线接收该接地电压、该第一抑制线接收该接地电压、该第一控制线接收该接地电压、该第一抹除线接收抹除电压，该抹除电压大于该第一电压，且该第一电压大于该接地电压。

2.如权利要求1所述的存储单元阵列，其中该第一多次编程存储单元，还包括第一晶体管，该第一晶体管的第一端连接至该第一源极线，该第一晶体管的第二端连接至该浮动栅晶体管的该第一端，且该第一晶体管的栅极连接至第一选择栅极线。

3.如权利要求1所述的存储单元阵列，其中该第一多次编程存储单元，还包括第一晶体管，该第一晶体管的第一端连接至该浮动栅晶体管的该第二端，该第一晶体管的第二端连接至该第一位线，且该第一晶体管的栅极连接至第一字符线。

4.如权利要求1所述的存储单元阵列，其中该第一多次编程存储单元，还包括第一晶体管与第二晶体管，该第一晶体管的第一端连接至该第一源极线，该第一晶体管的第二端连接至该浮动栅晶体管的该第一端，该第一晶体管的栅极连接至第一选择栅极线，该第二晶体管的第一端连接至该浮动栅晶体管的该第二端，该第二晶体管的第二端连接至该第一位线，且该第二晶体管的栅极连接至第一字符线。

5.如权利要求4所述的存储单元阵列，其中于该抹除运作时，该第一源极线接收该第一电压、该第一选择栅极线接收该接地电压、该第一字符线接收该接地电压或者该第一电压。

6.如权利要求5所述的存储单元阵列，其中于抹除抑制运作时，该第一源极线接收该第一电压、该第一位线接收该接地电压、该第一选择栅极线接收该接地电压、该第一字符线接收该接地电压或者该第一电压、该第一抑制线接收抑制电压、该第一控制线接收该接地电压、该第一抹除线接收该抹除电压，该抹除电压大于该抑制电压，且该抑制电压大于该接地电压。

7.如权利要求4所述的存储单元阵列，其中于该抹除运作时，该第一源极线接收该接地电压、该第一选择栅极线接收该第一电压、该第一字符线接收该第一电压。

8.如权利要求7所述的存储单元阵列，其中于抹除抑制运作时，该第一源极线接收该接地电压、该第一位线接收该接地电压、该第一选择栅极线接收该第一电压、该第一字符线接收该第一电压、该第一抑制线接收该接地电压、该第一控制线接收该接地电压、该第一抹除线接收该接地电压。

9.如权利要求4所述的存储单元阵列，其中该第一行的M个多次编程存储单元连接至该第一选择栅极线、该第一字符线、该第一控制线与该第一抹除线，该第一行的M个多次编程存储单元连接至对应的M条源极线，该第一行的M个多次编程存储单元连接至对应的M条位线，该第一行的N个多次编程存储单元连接至该第一抑制线，且该第一行的(M-N)个多次编程存储单元连接至第二抑制线。

10.如权利要求9所述的存储单元阵列，还包括第二行的M个多次编程存储单元，该第二行的M个多次编程存储单元连接至第二选择栅极线、第二字符线、第二控制线与第二抹除线，该第二行的M个多次编程存储单元连接至对应的M条源极线，该第二行的M个多次编程存储单元连接至对应的M条位线，该第二行的N个多次编程存储单元连接至该第一抑制线，且该第二行的(M-N)个多次编程存储单元连接至该第二抑制线。