[发明专利]具抹除抑制能力的多次编程存储单元及其存储单元阵列

说明书

一种多次编程存储单元，包括一浮动栅晶体管、一第一电容器、一第二电容器与一第三电容器。浮动栅晶体管具有一浮动栅极。浮动栅晶体管的一第一端耦接至一源极线。浮动栅晶体管的一第二端耦接至一位线。第一电容器的一第一端连接至浮动栅极。第一电容器的一第二端连接至一抹除线。第二电容器的一第一端连接至浮动栅极。第二电容器的一第二端连接至一控制线。第三电容器的一第一端连接至浮动栅极。第三电容器的一第二端连接至一抑制线。

技术领域

本发明是有关于一种存储单元与存储单元阵列，且特别是有关于一种具抹除抑制能力的多次编程存储单元及其存储单元阵列。

背景技术

请参照图1A与图1B，其所绘示为公知的MTP存储单元的上视图及其等效电路。此MTP存储单元公开于美国专利US 8,355,282。

如图1A所示，在半导体基底(substrate)上形成N型井区NW1、NW2以及P型井区PW。接着，利用多晶硅层(polysilicon)形成三个栅极结构471、400、472。其中，栅极结构400同时覆盖于N型井区NW1、NW2以及P型井区PW。栅极结构471、472覆盖于P型井区PW且位于栅极结构400的两侧。另外，栅极结构400系作为浮动栅极(floating gate，FG)。

接着，于P型井区PW形成n掺杂区(n-doped region)461、462、463、464。其中，n掺杂区461位于栅极结构471的一侧，n掺杂区462位于栅极结构471与栅极结构400之间，n掺杂区463位于栅极结构400与栅极结构472之间，n掺杂区464位于栅极结构472的一侧。

再者，于N型井区NW1与NW2形成p掺杂区(p-doped region)421、422、481、482。其中，p掺杂区421、422形成于N型井区NW2内，分别位于栅极结构400的两侧。p掺杂区481、482形成于N型井区NW1内，分别位于栅极结构400的两侧。

另外，在MTP存储单元40中，栅极结构471连接至字符线WL，栅极结构472连接至选择栅极线SG，p掺杂区421与422连接至控制线CL，p掺杂区481与482连接至抹除线EL，n掺杂区461连接至源极线SL，n掺杂区464连接至位线BL。

如图1B所示，n掺杂区461、栅极结构471与n掺杂区462形成晶体管530。n掺杂区462、栅极结构400与n掺杂区463形成浮动栅晶体管(floating gate transistor)510。n掺杂区463、栅极结构472与n掺杂区464形成晶体管540。栅极结构400与p掺杂区421、422形成一电容器500。栅极结构400与p掺杂区481、482形成一电容器520。

因此，MTP存储单元40的等效电路中，晶体管530的栅极连接至字符线WL，晶体管530的第一端连接至源极线SL，晶体管530的第二端连接至浮动栅晶体管510的第一端。晶体管540的栅极连接至选择栅极线SG，晶体管540的第一端连接至位线BL，晶体管540的第二端连接至浮动栅晶体管510的第二端。

再者，电容器500的第一端连接至浮动栅晶体管510的浮动栅极，电容器500的第二端连接至控制线CL。电容器520的第一端连接至浮动栅晶体管510的浮动栅极，电容器520的第二端连接至抹除线EL。

公知的MTP存储单元40的栅极结构400除了作为浮动栅晶体管510的浮动栅极FG之外，还包括一耦合栅极(coupling gate)与一抹除栅极(erase gate)。其中，耦合栅极的作用区(active region)在p掺杂区421、422之间；浮动栅极FG的作用区在n掺杂区462、463之间；抹除栅极的作用区在p掺杂区481、482之间。在实际的设计上，耦合栅极的作用区面积最大、浮动栅极FG的作用区面积次之、抹除栅极的作用区面积最小，其面积的配置比率大约为85％、10％、5％。