[发明专利]高速点对点串行接口系统

说明书

本发明公开了一种高速点对点串行接口系统,所述的高速点对点串行接口系统，包括：发送模块、介质访问控制模块、物理层模块，提供一种更高速度的串行接口，并使用帧串行数据链路及嵌入式时钟和对齐字符，它减少了器件之间的走线数量，降低了走线匹配要求，有效消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。

技术领域

本发明涉及转换器的协议标准领域，特别涉及一种高速点对点串行接口系统。

背景技术

过去串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道，其中转换器和接收器之间的物理接口，而该接口由采用电流模式逻辑驱动器和接收器的差分对组成，其中的链路便是转换器和接收器之间的串行数据链路，以及帧时钟同时路由至转换器和接收器，并为设备间的链路提供时钟，该链路利用8b/10b编码，采用嵌入式时钟，这样便无需路由额外的时钟线路，以及相关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性，因此人们开始意识到该标准需要修订以支持多个转换器下的多路、对齐的串行通道，以满足转换器日益增长的速度和分辨率。

然而现阶段的技术依然缺少一个关键因素，这一缺少的因素就是链路上串行数据的确定延迟。对于转换器而言，当接收到信号时，若要正确重建模拟域采样信号，则关键是了解采样信号和其数字表示之间的时序关系，虽然这种情况是针对模数转换器(Analog ToDigital Converter, 下称ADC)而言，但数模转换器(Digital To Analog Converter, 下称DAC)的情况类似，该时序关系受转换器的延迟影响，对于ADC它定义为输入信号采样边沿的时刻直至转换器输出数字这段时间内的时钟周期数。类似地，对于DAC而言，延迟定义为数字信号输入DAC的时刻直至模拟输出开始转变这段时间内的时钟周期数，而过去的技术并没有定义可确定性设置转换器延迟和串行数字输入/输出的功能，以及当其帧时钟是绝对时间参照时，帧时钟和转换器采样时钟通常是相同的，如此一来就没有足够的灵活性，而且当要将此同样的信号路由给多个设备并计数不同路由路径之间的偏斜时，就会对系统设计产生不必要的复杂性。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，一种机制确保两个上电周期之间以及链路重新同步，以获得高度重现性的高速点对点串行接口系统。

本发明解决其技术问题所采用的技术方案是：构造一种高速点对点串行接口系统，包括：介质访问控制模块，所述介质访问控制模块包括链路层、寄存模块、扰码器和多帧计数器的延迟锁相环模块，经由所述寄存模块接收第一数据；多个发送模块，电性连接所述介质访问控制模块，所述多个发送模块包括发送状态寄存模块、发送控制模块以及发送扰码模块和数据链路层，并接收所述第一数据的一个或多个样点数据流，而转换成一个或多个串行流，生成第二数据；以及物理层模块，电性连接所述多个发送模块，所述物理层模块包含编码器、字对齐器、串化器的物理编码子层和串化器的物理媒介适配层模块，接收所述第二数据并输出至数模转换模块。

在本发明所述的系统中，所述发送状态寄存模块为管理配置状态寄存模块。

在本发明所述的系统中，所述发送控制器为管理同步信号以及控制数据链路层状态的状态机、本地多帧时钟和整条链路的确定性延迟的控制器。

在本发明所述的系统中，其中所述发送扰码器和数据链路层以32 位数据实现初始通道对齐序列，并执行加扰、通道插入和字符的帧对齐。

在本发明所述的系统中，所述所述数据链路层包括代码组同步、初始通道同步和用户数据相位，并依据所述代码组同步、所述初始通道同步和所述用户数据相位建立一个同步链路。