[发明专利]用于独立地调谐裸片上终结阻抗和输出驱动阻抗的方法和设备，以及相关的半导体装置和系统

说明书

本申请案涉及用于独立地调谐裸片上终结阻抗和输出驱动阻抗的方法和设备，以及相关的半导体装置和系统。设备可包含经配置成确定设备的操作模式的控制装置。所述设备还可包含耦合到所述控制装置的至少一个输出电路。所述至少一个输出电路可经配置成在活动操作模式期间产生所要的输出驱动阻抗ODI。所述至少一个输出电路可进一步经配置成在非活动操作模式期间独立地产生所要的裸片上终结ODT阻抗。

技术领域

本揭示的实施例涉及调谐存储器装置的阻抗值，且更确切地说，涉及基于存储器装置的操作模式独立地调谐存储器系统的存储器装置的裸片上终结阻抗和输出驱动阻抗值。然而，更确切地说，一些实施例涉及用于此类调谐的方法和设备，以及相关存储器装置、半导体装置和系统。

背景技术

存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双倍数据速率存储器(DDR)、低功率双倍数据速率存储器(LPDDR)、相变存储器(PCM)和快闪存储器。

电子系统(例如存储器系统)通常包含一或多种类型的存储器，且所述存储器通常耦合到存储器系统内的一或多个通信信道。此类系统中的时变信号用于在通常被称作信号线的一或多个导体上传送信息(例如，数据)。这些信号线通常捆绑在一起以形成通信总线，例如，地址或数据总线。

为了满足对较高性能操作特性的要求，设计者继续努力增加跨越电子系统内的通信总线传送数据的操作速度。数据传送速率增加的一个问题是在电子(例如，存储器)系统的通信总线上的数据的突发期间维持信号完整性。随着传送速率增加，通信总线的阻抗特性可变得更显著，且信号波形可开始扩散，和/或反射可发生在通信总线上的不匹配阻抗的位置处。当耦合到通信总线的存储器装置的一或多个节点的阻抗(例如，输出阻抗)未恰当地匹配到通信总线的阻抗时，信号完整性(例如，数据完整性)可受到影响。可能需要减少电子系统中的阻抗不匹配(例如，当在通信总线上传输数据时减少数据损坏的可能性)。

发明内容

本揭示的一或多个实施例包含一种设备。所述设备可包含经配置成确定设备的操作模式的控制装置。所述设备还可包含耦合到所述控制装置的至少一个输出电路。所述至少一个输出电路可配置成在活动操作模式期间产生所要的输出驱动阻抗(ODI)。所述至少一个输出电路可进一步配置成在非活动操作模式期间独立地产生所要的裸片上终结(ODT)阻抗。

本揭示的一些实施例包含一种存储器系统，其包含多个存储器装置。所述多个存储器装置中的每一存储器装置可经配置成确定存储器装置是处于活动模式还是处于非活动模式。每一存储器装置还可经配置成响应于存储器装置在第一读取操作期间处于活动模式而基于第一参数调谐存储器装置的输出驱动电路的阻抗。此外，每一存储器装置可经配置成响应于存储器装置在第二不同读取操作期间处于非活动模式而基于第二不同参数调谐输出驱动电路的阻抗。

本揭示的额外实施例包含电子系统。所述电子系统可包含至少一个输入装置、至少一个输出装置、以可操作方式耦合到所述输入装置和所述输出装置的至少一个处理器装置以及以可操作方式耦合到所述至少一个处理器装置的至少一个存储器系统。所述存储器系统可包含控制器和耦合到所述控制器的第一存储器装置。第一存储器装置可经配置成响应于第一存储器装置在驱动模式下操作而基于第一参数产生输出驱动阻抗(ODI)。所述存储器系统还可包含耦合到所述控制器的至少一个第二存储器装置。所述至少一个第二存储器装置可经配置成响应于所述至少一个第二存储器装置在终结模式下操作而基于第二不同参数产生裸片上终结(ODT)阻抗。