[发明专利]采用Booth编码的多精度权重系数神经网络加速芯片运算装置

说明书

本发明属于集成电路技术领域，具体为一种采用Booth编码的多精度权重系数神经网络加速芯片运算装置。本发明装置包括：Booth编码存储模块，用于存储经过Booth编码后的权重系数矩阵；一维部分积产生单元阵列，用于根据Booth编码对特征值进行对应的操作，输出部分积；加法树，用于对同一时刻不同部分积产生模块产生的结果进行求和；一个带可配置移位器的累加器，用于累加不同时刻加法树的输出。通过控制累加器中移位器的移位位数，本装置可以实现多种精度权重系数的乘累加运算。此装置避免了高精度运算单元在实现低精度运算时硬件利用率低下的问题，可以提高深度神经网络加速芯片在处理低精度权重系数神经网络时的吞吐率。

技术领域

本发明属于集成电路技术领域，具体涉及一种采用Booth编码的支持多种精度权重系数深度神经网络加速芯片的运算装置。

背景技术

当今，深度神经网络算法被广泛的应用于图像分类、物体识别、目标跟踪、语音识别与机器翻译等诸多领域之中。随着深度神经网络量化技术的发展，使用低精度权重系数的深度神经网络在一些对精度要求不是很高的应用中可以取得很好的结果，大大降低了因权重系数产生的存储需求。传统的针对使用高精度权重系数的深度神经网络设计的加速芯片，其运算单元在处理低精度权重系数的运算时，会出现硬件利用率下降的问题，不能完全发挥使用低精度权重系数的深度神经网络算法的潜力，设计支持多精度权重系数的运算装置渐渐成为深度学习加速芯片发展的趋势。

Booth算法是一种高效的计算有符号数乘法的算法，当Booth编码的长度大于2时可以减少乘法运算过程中产生的部分积的数量，从而降低用硬件实现乘法运算的复杂度。

发明内容

本发明的目的在于提供一种支持多精度权重系数的深度神经网络加速芯片的运算装置。

本发明提供的支持多精度权重系数的深度神经网络加速芯片的运算装置，包括：

一个Booth编码存储模块，用于存储经过Booth编码后的权重系数矩阵；

一个一维部分积产生单元阵列，包括多个部分积产生单元，用于根据Booth编码对特征值进行对应的操作，输出部分积；

一个加法树，用于对同一时刻不同部分积产生单元阵列模块产生的结果进行求和；

一个带可配置移位器的累加器，用于累加加法树的输出；

其中：

所述部分积产生单元接受一个特征值、一个Booth编码作为输入，根据Booth编码对特征值进行对应的操作（在采用基-4的Booth编码的情况下，编码的长度为3，一共有8种编码，对应5种可能的操作：置0、保持不变、左移两位、取相反数、取相反数并左移两位），其结果作为加法树第一级中某个加法器的输入；

所述带可配置移位器的累加器，可以通过配置移位器的移位位数，累加具有不同权重的数据。

本发明中，权重系数在片外经过Booth编码后存储在存储模块中。

本发明中，先通过加法树将不同输入通道乘法产生的权重相同的部分积进行求和，再用带可配置移位器的累加器将具有不同权重的部分积求和结果进行累加，以实现权重系数与对应特征值的乘累加运算。

本发明中，在相同的时钟周期内，低精度权重系数的乘累加操作数量是高精度权重系数的乘累加操作数量的数倍，具体倍数取决于两种精度权重系数所用比特数的比值。

本发明装置可以多个同时进行多个输出通道的计算，多个装置在同一时刻的特征值输入相同。

本发明的技术效果是，该支持多种精度权重系数的运算装置可以在保持高硬件利用率的情况下执行低精度权重系数的乘加运算。在运行低精度深度神经网络算法时的吞吐率可以多倍于运行高精度深度神经网络算法时的吞吐率，充分发挥了低精度深度神经网络算法的优势。

附图说明