[发明专利]光刻胶剥离方法在审

专利信息
申请号: 201911162955.6 申请日: 2019-11-25
公开(公告)号: CN110854016A 公开(公告)日: 2020-02-28
发明(设计)人: 孟祥国;陆连 申请(专利权)人: 上海华力集成电路制造有限公司
主分类号: H01L21/027 分类号: H01L21/027;H01L21/033;G03F7/42
代理公司: 上海浦一知识产权代理有限公司 31211 代理人: 郭四华
地址: 201315 上海市浦东新区中国(上*** 国省代码: 上海;31
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摘要:
搜索关键词: 光刻 剥离 方法
【说明书】:

发明公开了一种光刻胶剥离方法,包括步骤:步骤一、在半导体衬底表面形成消耗层,消耗层的厚度满足后续去胶工艺中由去胶过处理对光刻胶底部的影响都位于消耗层中;步骤二、在消耗层表面涂布光刻胶;步骤三、对光刻胶进行曝光显影;步骤四、以光刻胶的图形结构为掩膜完全器件工艺;步骤五、进行去胶工艺,去胶工艺包括去胶过处理,去胶过处理对光刻胶底部的影响完全位于消耗层中,以消除所述去胶过处理对所述半导体衬底产生不利影响;步骤六、去除所述消耗层。本发明能消除去胶过处理对半导体衬底产生不利影响,提高器件工艺的均一性,在离子注入工艺中,能提高晶圆面内有源区膜质的均一性。

技术领域

本发明涉及一种半导体集成电路制造方法,特别是涉及一种光刻胶剥离方法。

背景技术

如图1A至图1B所示,是现有光刻胶剥离方法各步骤中的器件结构示意图,现有光刻胶剥离方法包括如下步骤:

步骤一、如图1A所示,提供半导体衬底101。

所述半导体衬底101包括硅衬底。

所述半导体衬底101上用于形成半导体器件,所述半导体器件为PMOS或NMOS。

所述半导体衬底101上形成有栅极结构,所述栅极结构的侧面形成有侧墙105。

所述栅极结构包括依次叠加的栅介质层102和多晶硅栅103。

所述侧墙105的材料包括氧化层或氮化层。图1A中,所述侧墙105由氧化层侧墙105a和氮化层侧墙105b叠加而成。

图1A中,在所述栅极结构的多晶硅栅103的顶部还包括硬质掩模层104。

在所述半导体衬底101表面涂布所述光刻胶106。

步骤二、对所述光刻胶106进行曝光显影形成所述光刻胶106的图形结构。

步骤三、以所述光刻胶106的图形结构为掩膜在所述半导体衬底101上完全器件工艺。

所述器件工艺包括离子注入工艺,如标记107所示。

所述离子注入工艺为半导体器件的源漏注入工艺并用于形成源区和漏区。图1A中显示的离子注入区108为所述源区或所述漏区。

所述半导体器件为PMOS时,所述源漏注入工艺为P+离子注入;所述半导体器件为NMOS时,所述源漏注入工艺为N+离子注入。

步骤四、进行去胶工艺将所述光刻胶106剥离,所述去胶工艺包括去胶过处理,以使所述光刻胶106完全剥离。

通常,所述去胶工艺采用等离子体去胶工艺,所述等离子体去胶工艺的工艺气体包括氧气。

所述去胶过处理会对所述半导体衬底101的表面产生不利影响,由于所述半导体器件都是形成于器件的有源区中,故有源区的表面产生不利影响。这种不利影响主要体现在晶圆面内有源区膜质的均一性较差,如图1B中标记109a、109b、109c和109d所示的虚线框对应的位置中的有源区的膜质损失的厚度会有差异。

而且,现有技术中,特定的机台即去胶机台硬件中,处理去胶机台的去胶均一性提升空间非常窄,晶圆面内膜质的均一性较差。

发明内容

本发明所要解决的技术问题是提供一种光刻胶剥离方法,能消除去胶过处理对半导体衬底产生不利影响,提高器件工艺的均一性。

为解决上述技术问题,本发明提供的光刻胶剥离方法包括如下步骤:

步骤一、提供半导体衬底,在所述半导体衬底表面形成消耗层,所述消耗层的厚度满足后续去胶工艺中由去胶过处理对光刻胶底部的影响都位于所述消耗层中。

步骤二、在所述消耗层表面涂布所述光刻胶。

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