[发明专利]虚拟栅的平坦化方法

说明书

本发明公开了一种虚拟栅的平坦化方法，包括步骤：形成由第一栅介质层和多晶硅伪栅叠加形成的虚拟栅；形成第零层层间膜；进行对第零层层间膜的研磨速率大于对多晶硅伪栅的研磨速率的第一次化学机械研磨工艺；进行对第零层层间膜的去除速率小于对多晶硅伪栅的去除速率的第二次平坦化工艺，坦化后使多晶硅伪栅的表面凹陷区域中的第零层层间膜的表面和凹陷区域外的表面相平；进行无选择性的多晶硅减薄工艺。本发明能将表面不平坦的虚拟栅的顶部表面完全打开，从而能实现将虚拟栅的完全去除并从而提高产品良率；能提高虚拟栅的高度一致性，提高器件性能。

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种虚拟栅的平坦化方法。

背景技术

随着大规模集成电路几何形状的不断缩小，特别是进入鳍式晶体管(FINFET)工艺后，化学机械研磨(CMP)的局部不均匀性已经成为一个越来越严重而又亟待解决的问题。在FINFET工艺中，虚拟栅的多晶硅伪栅(dummy gate poly)的局部平坦化如果达不到要求，在多晶硅打开研磨(poly open polishing，POP)工艺中，有些虚拟栅的多晶硅线(dummy polyline)上面的氮化硅(SiN)就不能完全清理干净，在后续工艺中也就无法填入各种功函数金属(work function metal)，从而造成良率损失。

虚拟栅局部的高度平坦化不好，也会让不同位置的器件的高度不一致，从而影响器件性能。

在现有方法中，虚拟栅的CMP是高选择比的工艺，氧化硅薄膜的移除速率远远大于多晶硅的移除速率，达到研磨终点时往往造成比较大的凹陷。之后的多晶硅伪栅减薄工艺，是无差别干法蚀刻，即各种薄膜的刻蚀速率接近，这样化学机械研磨引起的局部凹陷无法修复。

如图1A至图1E所示，是现有虚拟栅的平坦化方法各步骤中的器件立体结构示意图；如图2A至图2C所示，是现有虚拟栅的平坦化方法各步骤中的器件剖面结构示意图，剖面位置请参考图1C中的AA线，现有虚拟栅的平坦化方法包括如下步骤：

步骤一、如图2A所示，在半导体衬底101上形成由第一栅介质层301和多晶硅伪栅104叠加形成的虚拟栅；所述半导体衬底101上具有不平坦的区域，所述多晶硅伪栅104的表面也不平坦，例如在所述多晶硅伪栅104的表面具有凹陷区域201。

通常，步骤一包括如下分步骤：

步骤11、在半导体衬底101上依次形成第一栅介质层301和多晶硅伪栅104。

较佳选择为，所述多晶硅伪栅104通过沉积无定形多晶硅形成，在所述多晶硅伪栅104的沉积工艺完成之后，还包括进行紫外线处理或快速热退火处理以去除所述多晶硅伪栅104中的杂质。

所述多晶硅伪栅104的沉积厚度为后续步骤二中的第零层层间膜106的厚度为

步骤12、光刻定义出所述虚拟栅的形成区域，依次对所述多晶硅伪栅104和所述第一栅介质层301进行刻蚀形成由所述第一栅介质层301和所述多晶硅伪栅104叠加而成的所述虚拟栅。

更优选择为，如图1B所示，步骤12中还采用硬质掩模层202，在进行所述虚拟栅的光刻定义之前还包括在所述多晶硅伪栅104的表面形成所述硬质掩模层202的步骤；在所述虚拟栅的刻蚀工艺中先刻蚀所述硬质掩模层202，之后再依次刻蚀所述多晶硅伪栅104和所述第一栅介质层301。

在步骤一形成所述虚拟栅之后以及后续步骤二形成第零层层间膜106之前，还包括采用以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺。所述半导体器件为鳍式晶体管。