[发明专利]一种用于抗单粒子翻转存储器的可选位宽纠检错电路

权利要求书

1.一种用于抗单粒子翻转存储器的可选位宽纠检错电路，其特征在于：包括纠检错编码模块和纠检错解码模块；

纠检错编码模块：能够对11～64位宽的输入数据进行校验码编码操作，生成用于对数据进行纠检错的8位校验码，和输入数据一起输出给纠检错解码模块；

纠检错解码模块：能够对来自纠检错编码模块的数据信号进行解码校验，当数据信号中存在一位错误时输出一位错误提示以及错误位置，并对错误进行纠正，当数据信号中存在两位错误时输出两位错误提示；

纠检错编码模块具有DI63:0共64个数据输入端口和CLK、EN、S1:0共4个控制端口以及DIP7:0共8个数据输出端口，控制端口S1:0为位宽选择端口，通过设置S1:0的值实现对11～64位宽的输入数据进行编码；

控制端口CLK用于为纠检错编码模块内的输出寄存器提供时钟，控制端口EN用于为纠检错编码模块内的输出寄存器提供使能信号，当EN为1、CLK为方波时纠检错编码模块启用，所有端口均有效，当EN为0、CLK为恒0或恒1时纠检错编码模块停用，所有端口均无效；

设置S1:0的值实现对11～64位宽的输入数据进行编码的具体方式如下：

当S1和S0均为1时，纠检错编码模块能够对58～64位宽的数据进行编码，此时DI63:0均有效，DIP7:0输出8位校验码；当S1为1、S0为0时，纠检错编码模块能够对27～57位宽的数据进行编码，此时DI56:0有效，DI63:57无效，DIP5:0输出校验码的有效位，DIP7:6置0；当S1为0、S0为1时，纠检错编码模块能够对12～26位宽的数据进行编码，此时DI25:0有效，DI63:26无效，DIP4:0输出校验码的有效位，DIP7:5置0；当S1和S0均为0时，纠检错编码模块能够对11位宽以内的数据进行编码，此时DI10:0有效，DI63:11无效，DIP4:0输出校验码的有效位，DIP7:5置0。

2.根据权利要求1所述的一种用于抗单粒子翻转存储器的可选位宽纠检错电路，其特征在于：

纠检错编码模块包括第一编解码模块K15、第二编解码模块K16、第三编解码模块K17、第四编解码模块K18、第五编解码模块K19、第六编解码模块K20、第七编解码模块K21、第八编解码模块K22、八个输出寄存器、九个与门和一个或门K39；

八个输出寄存器分别为输出寄存器K23、输出寄存器K24、输出寄存器K25、输出寄存器K26、输出寄存器K27、输出寄存器K28、输出寄存器K29和输出寄存器K30；

九个与门分别为与门K31、与门K32、与门K33、与门K34、与门K35、与门K36、与门K37、与门K38和与门K40；

输入端A35:0根据不同的编码顺序连接到输入端DI63:0；

连接关系如下：

第一编解码模块K15的输入端A35:0的36个输入接口分别连接DI0、DI1、DI3、DI4、DI6、DI8、DI10、DI11、DI13、DI15、DI17、DI19、DI21、DI23、DI25、DI26、DI28、DI30、DI32、DI34、DI36、DI38、DI40、DI42、DI44、DI46、DI48、DI50、DI52、DI54、DI56、DI57、DI59、DI61、DI63、GND；

第二编解码模块K16的输入端A35:0的36个输入接口分别连接DI0、DI2、DI3、DI5、DI6、DI9、DI10、DI12、DI13、DI16、DI17、DI20、DI21、DI24、DI25、DI27、DI28、DI31、DI32、DI35、DI36、DI39、DI40、DI43、DI44、DI47、DI48、DI51、DI52、DI55、DI56、DI58、DI59、DI62、DI63、GND；

第三编解码模块K17的输入端A35:0的36个输入接口分别连接DI1、DI2、DI3、DI7、DI8、DI9、DI10、DI14、DI15、DI16、DI17、DI22、DI23、DI24、DI25、DI29、DI30、DI31、DI32、DI37、DI38、DI39、DI40、DI45、DI46、DI47、DI48、DI53、DI54、DI55、DI66、DI60、DI61、DI62、DI63、GND；

第四编解码模块K18的输入端A35:0的36个输入接口分别连接DI4、DI5、DI6、DI7、DI8、DI9、DI10、DI18、DI19、DI20、DI21、DI22、DI23、DI24、DI25、DI33、DI34、DI35、DI36、DI37、DI38、DI39、DI40、DI49、DI50、DI51、DI52、DI53、DI54、DI55、DI56、GND、GND、GND、GND、GND；

第五编解码模块K19的输入端A35:0的36个输入接口分别连接DI11、DI12、DI13、DI14、DI15、DI16、DI17、DI18、DI19、DI20、DI21、DI22、DI23、DI24、DI25、DI41、DI42、DI43、DI44、DI45、DI46、DI47、DI48、DI49、DI50、DI51、DI52、DI53、DI54、DI55、DI56、GND、GND、GND、GND、GND；

第六编解码模块K20的输入端A35:0的36个输入接口分别连接DI26、DI27、DI28、DI29、DI30、DI31、DI32、DI33、DI34、DI35、DI36、DI37、DI38、DI39、DI40、DI41、DI42、DI43、DI44、DI45、DI46、DI47、DI48、DI49、DI50、DI51、DI52、DI53、DI54、DI55、DI56、GND、GND、GND、GND、GND；

第七编解码模块K21的输入端A35:0的36个输入接口分别连接DI57、DI58、DI59、DI60、DI61、DI62、DI63、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND、GND；

第八编解码模块K22的输入端A35:0的36个输入接口分别连接DI0、DI1、DI2、DI4、DI5、DI7、DI10、DI11、DI12、DI14、DI17、DI18、DI21、DI23、DI24、DI26、DI27、DI29、DI32、DI33、DI36、DI38、DI39、DI41、DI44、DI46、DI47、DI50、DI51、DI53、DI56、DI57、DI58、DI60、DI63、GND；

八个输出寄存器的数据输入端D与八个编解码模块的输出端ZN一一对应连接，八个输出寄存器的控制端CLK全部连接至纠检错编码模块的控制端口CLK，八个输出寄存器的控制端EN全部连接至纠检错编码模块的控制端口EN，八个输出寄存器与八个与门一一对应，每个输出寄存器的输出端Q连接至对应与门的一个输入端，与门K31、与门K32、与门K33和与门K34的另一个输入端均连接VCC，与门K35的另一个输入端连接或门K39的输出端，或门K39的两个输入端分别连接控制端口S1:0；与门K36的另一个输入端连接控制端口S1，与门K37、与门K38的另一个输入端连接与门K40的输出端，与门K40的两个输入端分别连接控制端S1:0，与门K31至K38的输出端作为DIP7:0。