[发明专利]晶体管结构与其工艺方法

说明书

本发明公开了一种晶体管结构。所述晶体管结构包含一栅极、一通道区、一漏极和一源极。所述栅极位于一第一硅材料的一硅表面上；所述通道区位于所述硅表面下且包含一第一端和一第二端。所述漏极和所述源极独立于所述第一硅材料且不是由所述第一硅材料所衍生出来。所述漏极包含一第一预定实体边界，所述第一预定实体边界直接连接所述第一端，所述源极包含一第二预定实体边界，以及所述第二预定实体边界直接连接所述第二端。所述漏/源极包含位于所述硅表面下的一下方部份，所述下方部份的底部局限于一绝缘区，以及所述漏/源极中除了所述下方部分外的侧壁局限于一间隔层。本发明相较于现有技术，可以在所述晶体管结构的关闭状态时仍具有低漏电流。

技术领域

本发明涉及一种晶体管与其工艺方法，尤其涉及一种具有自我对准的三端的晶体管与其工艺方法。

背景技术

最常使用的一晶体管是形成于平面的一硅晶圆上的一金属氧化物半导体场效晶体管，其中所述晶体管的栅极是形成在所述硅晶圆的表面上，且由较薄的电介质如二氧化硅或高介电材料(high-k material)分开。所述晶体管的另外两端，也就是漏极与源极，是形成在所述硅晶圆的表面下方。而当所述晶体管的尺寸需要缩小时，可以利用一鳍式结构晶体管(例如一鳍式场效应晶体管(FinFET)、一三栅极晶体管(tri-gate FET)或一双栅(double-gate)晶体管等等)来实现，使所述晶体管的尺寸能从22纳米继续缩小至7纳米，或是比现有技术更小的尺寸。然而，有关所述鳍式结构晶体管的现有技术大多经由产生较高的开启电流(ON current)以强调驱动电流的能力，而达到高效能的表现；而不是强调在较低的关闭电流(OFF current)中具有低漏电流的能力。但在深纳米技术中，如何将所述晶体管(例如所述鳍式结构晶体管或一平面晶体管)应用于一低漏电流与低功耗的设备的重要性正在提升，特别是利用在一内存电路如静态随机存取存储器(SRAM)与动态随机存取存储器(DRAM)的开关、一手提式集成电路装置或一穿戴式装置等等的装置时。

例如，最普遍用于DRAM的存储单元是具有一存取晶体管(access transistor)和一存储电容(storage capacitor)的一存储单元。而现有技术将所述晶体管(所述平面晶体管或所述鳍式结构晶体管)作为所述存取晶体管时，所述晶体管在关闭状态(OFF state)时仍会具有较高的漏电流，例如每一存储单元超过1皮安培(pico-Amperes)。这会使所述存储单元存储的信号快速泄漏，而这是不能接受的状况。因此所述存储单元会需要非常短的更新时间以重建存储的信号，否则存储的信号便会遗失。已知在所述晶体管的关闭状态时具有多种漏电流种类，例如(a)栅极至通道的泄漏(Gate-to-Channel leakage)、(b)栅致漏极泄漏(Gate-Induced Drain Leakage,GIDL)、(c)漏极引入势垒降低(Drain-inducedbarrier lowering,DIBL)、(d)次临界漏电流(Sub-threshold leakage)、(e)由所述晶体管的硅材料中p-n接面引起的漏极与源极的侧壁或区域泄漏等等。然而，为了使所述存储单元可以具有近1飞安培(femto-Ampere)的关闭电流的目标值，所述晶体管部份的尺寸参数会被放宽至无法接受的数值，而违背了所述晶体管的缩放理论，其中所述晶体管的缩放理论要求缩小晶体管尺寸，以减少所述存储单元的尺寸并得以遵守摩尔定律(Moore’s Law)。例如，在10纳米的工艺技术中，所述晶体管的通道长度需要大于100纳米以将所述电晶体的关闭电流降至每一存储单元1飞安培，而这是很不实际的。

因此，需要提供具有可缩放结构的一种新的晶体管以遵守摩尔定律，并同时具有可调整的关闭电流以在关闭状态时仍具有低漏电流。

发明内容