[发明专利]半导体结构的形成方法、半导体器件

说明书

一种半导体结构的形成方法、半导体器件，形成方法包括：提供基底，基底上形成有待刻蚀层；在待刻蚀层上形成多个分立的核心层；在核心层的侧壁上形成第一侧墙，核心层与位于核心层侧壁上的第一侧墙构成一组图形单元，多组图形单元之间间隔排列；形成位于图形单元侧壁上的第二侧墙，相邻的第二侧墙与待刻蚀层围成凹槽；在凹槽中形成第三侧墙；去除核心层；去除第二侧墙，以第一侧墙和第三侧墙为掩膜，刻蚀待刻蚀层，形成目标图形。本发明实施例有利于防止相邻核心层之间的间距落入光刻工艺的禁止周期中，进而有利于降低形成核心层的光刻工艺的工艺难度、增大形成核心层的光刻工艺的工艺窗口，相应有利于提高目标图形的形成质量。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法、半导体器件。

背景技术

光刻(Photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(Self-aligneddouble patterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(Pitch)，从而使光刻工艺克服光刻分辨率的极限。

随着图形特征尺寸(Critical dimension，CD)的不断缩小，自对准四重图形化(Self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构的形成方法、半导体器件，增大光刻工艺的工艺窗口。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有待刻蚀层；在所述待刻蚀层上形成多个分立的核心层；在所述核心层的侧壁上形成第一侧墙，所述核心层与位于所述核心层侧壁上的所述第一侧墙构成一组图形单元，多组所述图形单元之间间隔排列；形成位于所述图形单元侧壁上的第二侧墙，相邻的第二侧墙与所述待刻蚀层围成凹槽；在所述凹槽中形成第三侧墙；去除所述核心层；去除所述第二侧墙，以所述第一侧墙和第三侧墙为掩膜，刻蚀所述待刻蚀层，形成目标图形。

可选的，相邻的图形单元构成侧墙图形层，所述侧墙图形层之间间隔排布；形成位于所述图形单元侧壁上的第二侧墙后，形成所述第三侧墙之前，所述半导体结构的形成方法还包括：去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙；形成所述第三侧墙的步骤中，所述第三侧墙形成在剩余的相邻第二侧墙与待刻蚀层围成的凹槽中。

可选的，形成所述第二侧墙的步骤包括：在所述第一侧墙的侧壁和顶面、以及核心层顶面和待刻蚀层上形成第一侧墙膜，位于所述第一侧墙的侧壁上的第一侧墙膜用于作为所述第二侧墙；形成所述第二侧墙后，所述半导体结构的形成方法还包括：去除位于所述第一侧墙和核心层的顶面、以及所述待刻蚀层表面的第一侧墙膜。

可选的，形成所述第二侧墙的步骤包括：在所述第一侧墙的侧壁和顶面、以及核心层顶面和待刻蚀层上形成第一侧墙膜，位于所述第一侧墙的侧壁上的第一侧墙膜用于作为所述第二侧墙；形成所述第二侧墙后，所述半导体结构的形成方法还包括：去除位于所述第一侧墙和核心层的顶面的第一侧墙膜。

可选的，在去除位于所述第一侧墙和核心层的顶面、以及所述待刻蚀层表面的第一侧墙膜之后，形成所述第三侧墙；形成所述第三侧墙的步骤包括：形成填充所述凹槽且覆盖所述第二侧墙顶部的第二侧墙膜；去除高于所述第一侧墙的第二侧墙膜，位于凹槽内的剩余第二侧墙膜作为所述第三侧墙。