[发明专利]一种芯片结构及其制作与测试方法

说明书

本申请提供了一种芯片结构及其制作与测试方法，涉及半导体技术领域。该芯片结构包括衬底与衬底逐层连接的多个功能层与功能电极；功能电极设置于功能层远离衬底的一侧；其中，多个功能层中的任意一层设置有通孔；该芯片结构还包括检测电极，检测电极安装于通孔。本申请提供的芯片结构及其制作与测试方法具有能够区分出不同功能层的缺陷性质、物理机制和对芯片特性影响的效果。

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种芯片结构及其制作与测试方法。

背景技术

高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)的外延结构包含很多功能层，各层的能带结构，掺杂特性，缺陷分布等性质各不相同，其电学机制十分复杂。HEMT器件特性也会受到影响，比如阈值稳定性，动态电阻，反向漏电与击穿特性等等。

因此，需要对HEMT器件进行测试分析，以分析各功能层对器件参数的影响。

目前，一般采用外加背电势来分析体材料缺陷对器件的影响，即在衬底上施加测试电压进行测试，但这类测试很难区分外延层不同位置的缺陷性质和影响机制。

发明内容

本发明的目的在于提供一种芯片结构及其制作与测试方法，以解决现有技术中难以区分不同功能层的缺陷性质和影响机制。

为了实现上述目的，本申请实施例采用的技术方案如下：

第一方面，本申请提供了一种芯片结构，所述芯片结构包括：

衬底；

与所述衬底逐层连接的多个功能层与功能电极；所述功能电极设置于所述功能层远离所述衬底的一侧；其中，所述多个功能层中的任意一层设置有通孔；

检测电极，所述检测电极安装于所述通孔。

进一步地，所述多个功能层中的任意一层的四周均设置有通孔，所述通孔的表面均铺设有所述检测电极。

进一步地，所述多个功能层包括缓冲层、应力释放层、高阻层、沟道层、势垒层以及盖帽层，所述衬底、所述缓冲层、所述应力释放层、所述高阻层、所述沟道层、所述势垒层以及所述盖帽层逐层堆叠。

进一步地，所述多个功能层均为氮化物功能层。

进一步地，制作所述缓冲层的材料包括AlN，制作所述应力释放层的材料包括AlGaN，制作所述高阻层的材料包括GaN，制作所述沟道层的材料包括GaN，制作所述势垒层的材料包括AlGaN，制作所述盖帽层的材料包括GaN。

第二方面，本申请还提供了一种芯片结构制作方法，所述方法包括：

提供一衬底；

沿所述衬底依次外延多个功能层；

在所述多个功能层中的任意一层制作通孔；

在所述通孔上制作检测电极，并在所述多个功能层中远离所述衬底的一层制作功能电极。

进一步地，所述在所述多个功能层中的任意一层制作通孔的步骤包括：

对所述芯片结构四周的多个功能层进行刻蚀，以刻蚀至目标功能层。

第三方面，本申请还提供了一种芯片性能测试方法，所述方法应用于上述的芯片结构，所述方法包括：

控制所述芯片结构处于不同的工作状态；

在所述检测电极上施加检测电压，以测试所述芯片结构的工作特性。

进一步地，所述在所述检测电极上施加检测电压，以测试所述芯片结构的工作特性的步骤包括：