[发明专利]半导体结构和互连结构的制备方法

说明书

本发明涉及一种半导体结构和互连结构的制备方法；包括如下步骤：提供导电结构和位于导电结构上的介质层；于介质层内形成互连通孔，互连通孔暴露所述导电结构；对互连通孔的侧壁进行亲水处理，以使得互连通孔的侧壁形成亲水基团；选择性地于互连通孔的侧壁形成导电阻挡层，导电阻挡层覆盖互连通孔的侧壁；于互连通孔内形成导电层，导电层与导电结构连接以形成互连结构。上述互连结构的制备方法中通过对互连通孔的侧壁进行亲水处理，使得互连通孔的侧壁形成亲水基团，可以仅在互连通孔的侧壁上形成导电阻挡层，互连结构与导电结构之间没有导电阻挡层，可以降低互连结构与导电结构的接触电阻，从而降低整体器件的RC延迟。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种半导体结构和互连结构的制备方法。

背景技术

互连结构广泛用于半导体器件中。传统的互连工艺是采用物理气相沉积(PVD)Ta(钽)/TaN(氮化钽)作为互连结构的导电阻挡层，互连结构的底部也会形成导电阻挡层。而由于Ta/TaN的电阻率高于铜，互连结构的底部的导电阻挡层会使得互连结构与位于其下方的导电结构之间的接触电阻较高，提高了半导体器件的RC延迟(电容电阻时间延迟)。随着制程工艺的不断演进，半导体器件的尺寸不断微缩，导电阻挡层本身电阻以及与互连结构和导电结构之间的接触电阻产生的影响越来越大。

此外，由于Ta/TaN表面难以直接电镀铜，所以通常需要先采用PVD技术在导电阻挡层表面沉积铜种子层再沉积铜以形成互连结构，而在较小尺寸工艺下，沉积铜的过程中容易发生侧壁覆盖不良(poor sidewall coverage)和拐角处形成悬垂结构(Overhang)的现象，二者都会导致过早封口而在互连结构中形成空洞(Void)，从而造成器件的良率较低。

发明内容

基于此，有必要针对现有技术存在的上述问题，本发明提供了一种半导体结构和互连结构的制备方法用于解决上述问题。

为了实现上述目的，一方面，本发明提供了一种互连结构的制备方法，包括如下步骤：

提供导电结构和位于导电结构上的介质层；

于所述介质层内形成互连通孔，所述互连通孔暴露所述导电结构；

对所述互连通孔的侧壁进行亲水处理，以使得所述互连通孔的侧壁形成亲水基团；

选择性地于所述互连通孔的侧壁形成导电阻挡层，所述导电阻挡层覆盖所述互连通孔的侧壁；

于所述互连通孔内形成导电层，所述导电层于所述导电结构连接以形成互连结构。

上述互连结构的制备方法中通过对互连通孔的侧壁进行亲水处理，使得互连通孔的侧壁形成亲水基团，可以仅在互连通孔的侧壁上形成导电阻挡层，互连结构与导电结构之间没有导电阻挡层，可以降低互连结构与导电结构的接触电阻，从而降低整体器件的RC延迟。

在其中一个实施例中，采用氢气等离子对所述互连通孔的侧壁进行所述亲水处理，以使得所述互连通孔的侧壁形成所述亲水基团。

在其中一个实施例中，使用氢气或包含氢气的混合气体形成所述氢气等离子以对所述互连通孔的侧壁进行所述亲水处理。

在其中一个实施例中，采用原子层沉积工艺选择性地于所述互连通孔的侧壁形成所述导电阻挡层。

上述互连结构的制备方法中采用原子层沉积工艺形成导电阻挡层，由于原子层沉积工艺具有较好的阶梯覆盖能力，可以进一步表面互连通孔的侧壁覆盖不良及存在悬垂结构的问题。

在其中一个实施例中，形成所述导电阻挡层的前驱体包括C₁₆H₂₂Ru。

在其中一个实施例中，选择性地于所述互连通孔的侧壁形成所述导电阻挡层之前还包括如下步骤：对所述互连通孔暴露出的所述导电结构的上表面进行疏水处理，以使得所述导电结构暴露出的上表面具有疏水性。