[发明专利]提供对于高性能微处理器的高产出工艺的管芯互连方案

说明书

本公开的发明名称是“提供对于高性能微处理器的高产出工艺的管芯互连方案”。一种方法被公开。所述方法包含多个半导体区，以及互连结构连接所述多个半导体区以提供功能上整体式的基底管芯。所述互连结构包含将所述多个半导体区中的一个或多个半导体区连接到一个或多个其它半导体区的一个或多个桥管芯，或者连接所述多个半导体区的顶层互连结构，或者所述一个或多个桥管芯和所述顶层互连结构两者。

技术领域

本公开的实施例涉及提供对于高性能微处理器的高产出（yield）工艺并且，更特别地，涉及用于提供对于高性能微处理器的高产出工艺的管芯互连方案。

背景技术

在低产出工艺中制作高性能微处理器向芯片设计者提出了重大挑战。高性能微处理器架构能够包含极高数量的互连计算和网络元件。邻接的（contiguous）硅面积越大，产出有完整功能的（fully functional）管芯的挑战就（按指数规律那样）越大。高性能微处理器架构的网络部分的大尺寸导致大的总管芯面积。从而，大尺寸网络元件难以产出，尤其在相对低的产出制造工艺中。

快速的产品生命周期和高开发成本迫使制造公司不但要缩短它们的开发时间（上市时间（time-to-market）），而且要缩短达到充分生产量（capacity）利用的时间（量产时间（time-to-volume））。完成开发与充分生产量利用之间的周期被称为生产提升（productionramp-up）。在该时间期间，新生产工艺没有被很好地理解，并且促成低产量和低生产率。然而，由于上述压力，某一产量在早期提升和调试（debug）阶段期间被要求。在高性能微处理器开发中解决产量和性能的常规手段依赖于封装技术或嵌入桥（embedded bridge）。这些手段伴随着大的功率和性能惩罚一起发生。因此，许多有用的高性能微处理器架构设计不能使用当前的手段被构建。

附图说明

图1是示例图形（graphics）、服务器、现场可编程门阵列（FPGA）、人工智能（AI）、片上系统（SOC）或其它大架构的图示。

图2A图示了其中大架构根据以前的手段能被分成计算和互连组件的方式（manner）。

图2B图示了其中基底管芯（base die）能被分成第一基底管芯区和第二基底管芯区的方式。

图2C图示了其中第一基底管芯区和第二基底管芯区能通过桥管芯被连接的方式。

图2D图示了其中第一基底管芯区和第二基底管芯区能通过桥管芯被连接的另一方式。

图3A-3C图示了根据一实施例的用来连接基底管芯区以形成功能上整体式的基底管芯的顶层互连结构的形成。

图4A-4C图示了根据一实施例的其中桥管芯能被用来连接基底管芯区以形成功能上整体式的基底管芯的方式。

图5A-5C图示了根据一实施例的其中顶层互连结构被使用的情形以及其中桥管芯被用来连接基底管芯区的情形。

图6A图示了根据一实施例的包含多个管芯的晶片（wafer）。

图6B是根据一实施例的管芯收获（harvesting）工艺的流程图。

图6C图示了根据一实施例的与光罩（reticle）相关联的管芯象限（quadrant）。

图7示出了根据一实施例的用于提供高性能微处理器管芯的方法的流程图。

图8图示了根据一实施例的一个实现的计算装置。

图9图示了包含一实施例的一个或多个实现的插入器（interposer）。

具体实施方式