[发明专利]Si钝化的Ge栅极堆叠体

说明书

在第一方面中，本发明涉及形成场效应晶体管的栅极堆叠体的方法，所述方法包括以下步骤：(a)将Si封盖层(200)沉积在Ge通道材料(100)上；以及(b)通过等离子体增强沉积技术在200℃或更低的温度以及100W或更低、优选90W或更低的等离子体功率下，将氧化物层(300)沉积在Si封盖层(200)上。

技术领域

本发明涉及用于场效应晶体管的Ge栅极堆叠体，更具体地说，涉及使用Si封盖层使Ge通道材料钝化的Ge栅极堆叠体。

背景技术

Ge是互补型金属氧化物半导体(CMOS)器件的有前途的高迁移率通道材料。然而，仍然需要克服多个难题，然后才能完全解锁其潜力。

Groeseneken等人公开了：与基于GeO_x的钝化相比，Ge栅极的Si钝化可以导致偏压温度不稳定性(bias temperature instability，BTI)的可靠性提高(GROESENEKEN,Guido,等人，《超越硅器件的先进栅极堆叠体的BTI可靠性：挑战与机遇》(BTI reliability ofadvanced gate stacks for Beyond-Silicon devices:Challenges andopportunities)，载于电子器件会议(Electron Devices Meeting，IEDM)2014IEEE国际(IEEE International.)IEEE,2014，第34.4.1-34.4.4页)。

然而，对于Si钝化的Ge n通道氧化物半导体场效应晶体管(NMOS)，发现了电子迁移率与正BTI(PBTI)之间的权衡，其对Si封盖厚度很敏感。为了克服该权衡，Arimura等人发现通过优化Si厚度提高电子迁移率，同时，通过使用La诱导的界面偶极子进行能带工程和使用激光退火进行缺陷钝化来显著改进PBTI可靠性(ARIMURA,Hiroaki等人，《通过单层Si表面钝化和La诱导的界面偶极子形成来实现具有高电子迁移率和出色的PBTI可靠性的GenFET》(Ge nFET with high electron mobility and superior PBTI reliabilityenabled by monolayer-Si surface passivation and La-induced interface dipoleformation.)，载于电子器件会议(Electron Devices Meeting，IEDM)，IEEE国际(IEEEInternational.)IEEE,2015.第21.6.1-21.6.4页)。

Ren等人揭示了在Ge nMOS中可以识别出两种不同类型的电子陷阱：由HfO₂层厚度控制的A型和由Si生长诱导的Ge偏析控制的B型(REN,Pengpeng等人，《了解电荷陷阱以优化Si钝化的Ge nMOSFET。》(Understanding charge traps for optimizing Si-passivatedGe nMOSFETs)，载于VLSI技术(VLSI Technology),2016IEEE上的IEEE与研讨会(IEEESymposium on.IEEE)，2016，第1-2页)。发现仅B型引起了迁移率下降，该迁移率并没有随着应激时间(stress time)增加而饱和，而A型则适用相反的情况。

因此，本领域需要开进一步改进Si-钝化的Ge栅极堆叠体。

发明内容

本发明的一个目的是提供一个形成场效应晶体管栅极堆叠体的良好方法。本发明的另一个目的是提供与所述方法有关的良好栅极堆叠体。该目的是通过本发明的方法和结构来实现的。

本发明实施方式的一个优点在于可以减少或者甚至完全防止氧化物层中的Ge夹杂物。

本发明实施方式的一个优点在于可以改进栅极堆叠体的特性(例如，电子迁移率和/或PBTI)。