[发明专利]制造半导体器件的方法和半导体器件

说明书

半导体器件包括沟道区域、与沟道区域相邻的源极/漏极区域和源极/漏极外延层。该源极/漏极外延层包括外延形成在源极/漏极区域上的第一外延层、外延形成在第一外延层上的第二外延层和外延形成在第二外延层上的第三外延层。该第一外延层包括选自由SiAs层、SiC层和SiCP层组成的组中的至少一个。本发明的实施例还涉及制造半导体器件的方法。

技术领域

本发明的实施例涉及制造半导体器件的方法和半导体器件。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的工艺中进入纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如多栅极鳍式场效应晶体管(FET)(包括鳍式FET(FinFET)和全环栅(GAA)FET)的三维设计的发展。在FinFET中，栅电极与沟道区域的三个侧面相邻，并且栅极介电层介于它们之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管本质上具有控制通过鳍或沟道区域的电流的三个栅极。不幸的是，第四侧，沟道的底部分远离栅电极，因此不受栅极控制。相反地，在GAA FET中，沟道区域的所有侧面都由栅电极包围，这允许在沟道区域中更充分的耗尽，并且减小由于更陡的亚阈值电流摆幅(SS)而导致的短沟道效应和更小的漏致势垒降低(DIBL)。随着晶体管尺寸不断缩小到10-15nm以下的技术节点，需要对GAA FET的进一步改进。

发明内容

本发明的实施例提供了一种半导体器件，包括：半导体线，具有沟道区域；栅极结构，包裹所述沟道区域；源极/漏极区域，与所述沟道区域相邻；以及源极/漏极外延层，其中：所述源极/漏极外延层包括外延形成在所述源极/漏极区域上的第一外延层、外延形成在所述第一外延层上的第二外延层和外延形成在所述第二外延层上的第三外延层，以及所述第一外延层包括选自由SiAs层、SiC层和SiCP层组成的组中的至少一个。

本发明的另一实施例提供了一种包括全环栅场效应晶体管(GAA FET)的半导体器件，所述全环栅场效应晶体管包括：多条半导体线，所述多条半导体线的每条均具有沟道区域和与所述沟道区域相邻的源极/漏极区域；以及源极/漏极外延层，其中：所述源极/漏极外延层包括外延包裹每条半导体线的所述源极/漏极区域的第一外延层、外延形成在所述第一外延层上的第二外延层以及外延形成在所述第二外延层上的第三外延层，所述第二外延层包括P，以及所述第一外延层包括抑制P从所述第二外延层扩散至所述源极/漏极区域的材料。

本发明的又一实施例提供了一种制造半导体器件的方法，包括：在源极/漏极区域上方形成由SiAs制成的第一外延层；在所述第一外延层上方形成由SiP制成的第二外延层；以及在所述第二外延层上方形成由SiAs制成的第三外延层，其中：所述第一外延层中的As的量与所述第三外延层中的As的量不同。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图2示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图3示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图4示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图5示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图6示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图7A和图7B示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。