[发明专利]一种低杂散高线性度的DCO电路

说明书

本发明公开了一种低杂散高线性度的DCO电路，属于半导体集成电路技术领域。本发明所述DCO电路包括DCO控制器和由所述DCO控制器控制的奇偶电容阵列；奇偶电容阵列包括奇数电容阵列和偶数电容阵列；根据DCO控制器产生的信号确定奇数电容阵列或者偶数电容阵列处于工作状态。本发明所述DCO电路更容易数字化实现，对不同工艺的兼容性好；提高了DCO电路输出的信号，避免出现DCO的有限分辨率会带来输出频率的杂散的现象；并提升了DCO的频率线性度，提高了通讯质量。

技术领域

本发明属于半导体集成电路技术领域，具体涉及一种低杂散高线性度的DCO电路。

背景技术

DPLL(数字锁相环)电路为众多的通讯芯片提供时钟，相较于传统模拟锁相环，它具有高集成度、面积小、易做工艺移植等优点，它的滤波器一般为全数字结构，DCO电路(数控振荡器)也是数字控制的，电路结构如图1所示，DCO电路结构如图2所示。但是，在DPLL架构中，由于DCO的控制为离散数字信号，因此DCO的有限分辨率会带来输出频率的杂散，在通讯领域，越高的杂散意味着带外信号会越容易通过混频后变成带内非有用信号，最终影响系统的信噪比(SNR)。这也是DPLL无法全面替代APLL(模拟锁相环)的主要原因。

中国专利1(公开号为：CN201210433483，公开日期为：2013-2-13)公开一种频段可编程LC_DCO电路结构，该专利实现了数字锁相环，但是它的核心模块DCO中用到的电容阵列，为简单的二进制电容阵列，相邻两个步长之间切换时会带来输出频率的不连续，频率线性度较差，输出频率杂散分量大，因而不能做到高性能的频率输出。

中国专利2(公开号为：CN201610482554，公开日期为：2016-12-07)公开一种全数字小数分频锁相环结构，公开利用在DCO输出加入一个高线性度的相位插值模块DPI来实现DCO的线性度提高，但是这种做法的坏处是相位插值模块都是高速电路，功耗开销很大，且相位插值模块的精度受延迟单元的限制，同样也受工艺限制，因此它虽然比中国专利1有更高的频率线性度，但依然有缺点。

综上所述，现有的DPLL架构，由于DCO的控制为离散数字信号，导致DCO的有限分辨率会带来输出频率的杂散，在通讯领域，越高的杂散意味着带外信号会越容易通过混频后变成带内非有用信号，最终影响系统的信噪比的数值，影响通讯质量的问题。

发明内容

针对现有技术中存在的缺陷，本发明所要解决的技术问题是提供一种低杂散高线性度的DCO电路。

为解决上述技术问题，本发明采用的技术方案如下：

一种低杂散高线性度的DCO电路，包括DCO控制器和由所述DCO控制器控制的奇偶电容阵列；

所述奇偶电容阵列包括奇数电容阵列和偶数电容阵列；

根据所述DCO控制器产生的信号确定奇数电容阵列或者偶数电容阵列处于工作状态。

如上所述的低杂散高线性度的DCO电路，其中，所述DCO电路还包括PMOS管M1、M2和M3和两个线圈电感L；

所述奇偶电容阵列电路的VO+端与PMOS管M1源极、线圈电感L连接；

所述PMOS管M1漏极分别与PMOS管M2源极和PMOS管M3源极连接；

所述PMOS管M2漏极与奇偶电容阵列电路的VO-端、线圈电感L连接；

所述PMOS管M3与PMOS管M1、PMOS管M2连接。

如上所述的低杂散高线性度的DCO电路，其中，所述DCO控制器包括DCO解码器，与所述DCO解码器连接的奇偶编码控制器和一阶∑Δ调制器，以及与所述一阶∑Δ调制器连接的RC滤波器；