[发明专利]半导体器件及其制造方法

说明书

一种半导体器件包括全环栅场效应晶体管(GAA FET)。GAA FET包括由第一半导体材料制成的沟道区，该沟道区设置在由第二半导体材料制成的底部鳍层上方，以及由第三半导体材料制成的源极/漏极区。第一半导体材料是Si_1‑xGe_x，其中0.9≤x≤1.0，并且第二半导体材料是Si_1‑yGe_y，其中y＜x并且0.3≤y≤0.7。本发明的实施例还涉及半导体器件的制造方法。

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

随着半导体工业向纳米技术工艺节点发展，以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致三维设计的发展，诸如多栅极场效应晶体管(FET)，包括鳍式FET(Fin FET)和全环栅(GAA)FET。在Fin FET中，栅电极与沟道区的三个侧表面相邻，并且栅极介电层介于它们之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管基本上具有三个栅极，栅极控制通过鳍或沟道区的电流。然而，沟道的第四侧(例如，底部)远离栅电极，因此不受严格的栅极控制。相反，在GAA FET中，沟道区的所有侧表面都由栅电极围绕，这允许沟道区中的更充分的耗尽，并且由于较陡的亚阈值电流摆幅(SS)和较小的漏致势垒降低(DIBL)而导致较少的短沟道效应。随着晶体管尺寸不断按比例缩小到亚10-15nm技术节点，需要GAA FET的进一步改进。

发明内容

本发明的实施例提供了一种半导体器件，包括全环栅场效应晶体管(GAA FET)，所述全环栅场效应晶体管包括：沟道区，由第一半导体材料制成，所述沟道区设置在由第二半导体材料制成的底部鳍层上方；以及源极/漏极区，由第三半导体材料制成，其中：所述第一半导体材料是Si_1-xGe_x，其中，0.9≤x≤1.0，并且所述第二半导体材料是Si_1-yGe_y，其中，y＜x并且0.3≤y≤0.7。

本发明的另一实施例提供了一种半导体器件，包括均设置在半导体衬底上方的p型全环栅场效应晶体管(GAA FET)和n型全环栅场效应晶体管，其中：所述p型全环栅场效应晶体管包括：第一沟道区，由第一半导体材料制成，所述第一沟道区设置在由第二半导体材料制成的第一底部鳍层上方；以及第一源极/漏极区，包括由第三半导体材料制成的第一外延层，所述n型全环栅场效应晶体管包括：第二沟道区，由所述第一半导体材料制成，所述第二沟道区设置在由所述第二半导体材料制成的第二底部鳍层上方；以及第二源极/漏极区，包括由第四半导体材料制成的第二外延层，其中：所述第一半导体材料是Si_1-xGe_x，其中，0.9≤x≤1.0，所述第二半导体材料是Si_1-yGe_y，其中，yx并且0.3≤y≤0.7，所述第三半导体材料是GeSn或Si_1-wGe_w，其中，x≤w并且0.9≤w≤1.0，并且所述第四半导体材料是SiC或Si_1-zGe_z，其中，0≤z≤0.3。