[发明专利]静电保护装置

说明书

本发明实施例提供了一种静电保护装置，包括：非连接引脚，位于封装体上；虚拟焊盘，位于裸片上，所述裸片位于所述封装体中，所述虚拟焊盘与所述非连接引脚电连接；电源焊盘和接地焊盘，所述虚拟焊盘通过静电泄放电路与所述电源焊盘和所述接地焊盘发生电耦合；所述虚拟焊盘位于所述裸片的第一阱上方，所述电源焊盘位于所述裸片的第二阱上方，所述接地焊盘位于所述裸片的衬底上方，所述第一阱位于所述衬底中，所述第二阱位于所述第一阱中。本发明的技术方案可以提高芯片的静电保护能力。

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种静电保护装置。

背景技术

随着现代半导体的制程越来越先进，半导体器件越来越小，结深度越来越浅，氧化层越来越薄，半导体集成电路的可靠性面临的挑战越来越大，尤其是静电保护变得愈发重要。

常规的集成电路产品通常具备静电保护的设计，通常所有焊盘都有对应的静电保护装置，其保护电路如图1所示，这些保护电路能保证所有焊盘在遇到ESD(electrostaticdischarge，静电放电)时，能快速泄放静电，从而保护集成电路产品不受静电放电损害。

对采用BGA(Ball Grid Array，球珊阵列)结构封装的DRAM(Dynamic Random-Access Memory，即动态随机存储器)等产品来讲，通常存在非连接引脚NC Pin。如图2所示，白色圈为普通引脚101，黑色圈为非连接引脚NC Pin102。由于这些非连接引脚NC Pin(NCPin)完全处于悬空状态，不具有静电泄放通道，所以当这些NC Pin遭遇到ESD时，通常会造成DRAM产品的ESD问题，其HBM(Human Body Model，人体模型)ESD failure(故障)的引脚分布如图3所示。其中，带有阴影的为故障引脚301。

如何解决悬空状态的非连接引脚NC Pin的静电泄放问题是当前亟需解决的技术问题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明实施例的目的在于提供一种静电保护装置，进而至少在一定程度上提高芯片的静电保护能力。

本发明的其它特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明实施例的第一方面，提供了一种静电保护装置，包括：非连接引脚，位于封装体上；虚拟焊盘，位于裸片上，所述裸片位于所述封装体中，所述虚拟焊盘与所述非连接引脚电连接；电源焊盘和接地焊盘，所述虚拟焊盘通过静电泄放电路与所述电源焊盘和所述接地焊盘发生电耦合；所述虚拟焊盘位于所述裸片的第一阱上方，所述电源焊盘位于所述裸片的第二阱上方，所述接地焊盘位于所述裸片的衬底上方，所述第一阱位于所述衬底中，所述第二阱位于所述第一阱中。

在一些实施例中，所述第一阱为深N阱，所述第二阱为P阱，所述衬底为P型衬底。

在一些实施例中，所述第一阱包含第一N型重掺杂区和第一P型重掺杂区，所述虚拟焊盘与所述第一N型重掺杂区和所述第一P型重掺杂区均电连接；所述第二阱包含第二N型重掺杂区和第二P型重掺杂区，所述电源焊盘与所述第二N型重掺杂区和所述第二P型重掺杂区均电连接；所述P型衬底包含第三P型重掺杂区，所述接地焊盘与所述第三P型重掺杂区电连接。

在一些实施例中，所述第一P型重掺杂区、所述深N阱、所述P阱形成第一PNP晶体管；所述深N阱、所述P阱、所述第二N型重掺杂区形成第一NPN晶体管。

在一些实施例中，所述第一N型重掺杂区至所述P阱之间形成第一电阻；所述第二P型重掺杂区至所述深N阱之间形成第二电阻。

在一些实施例中，所述P阱与所述深N阱之间形成第一二极管。