[发明专利]DDR仲裁控制器、视频缓存装置及视频处理系统

说明书

本发明涉及一种DDR仲裁控制器、视频缓存装置及视频处理系统，DDR仲裁控制器包括仲裁器以及若干个用户通道；用户通道提供读写请求；仲裁器，为若干模板仲裁节点组成的树状结构；模板仲裁节点采用轮询机制；至少有一个叶节点到根节点的深度小于其他叶节点到根节点的深度；根据每个端口对应的叶节点到根节点的路径上的模板仲裁节点的输入端数量，确定该端口接收到的读写请求访问DDR存储器的时间片段。利用模板仲裁节点构建树状结构，不同叶节点可以配置不同的权重，以让高带宽需求的用户通道得到及时响应；应对不同场景时，可以复用模板仲裁节点的电路结构和代码，降低了开发难度和时间。

技术领域

本发明涉及存储器控制领域，特别是涉及一种DDR仲裁控制器、视频缓存装置及视频处理系统。

背景技术

随着视频图像技术的不断发展，视频的分辨率、帧频也越来越高，对视频处理系统的传输带宽和处理性能提出了很高的要求。目前，视频的缓存，是视频处理系统中不可或缺的组成部分。现在比较经常使用的缓存部件，主要是DDRSDRAM(双倍速率同步动态随机存储器，简称DDR存储器)。

而视频处理系统还经常涉及同时对多路视频进行采集、播放等处理操作，由此就需要同时对多路视频进行缓存处理。由于DDR存储器的传输带宽有限，当有多路视频需要缓存时，就需要控制多个用户对DDR存储器的使用权分配。一般采用一个仲裁器(arbiter)，来分配各个用户对DDR存储器的使用时间，以实现多路视频同时且互不干扰的读写DDR存储器，完成视频的缓存处理。

目前，很多的视频处理系统是基于FPGA进行开发设计的。不同场景下，视频用户的通路数量各不相同，由此导致需要不同结构的仲裁器，需要对每种场景下的仲裁器进行单独的电路与代码设计，导致开发周期较长。并且，由于使用单一节点的仲裁器，每次都需要重新设计仲裁器的结构，代码的改动非常大，代码复用率较低。

同时，为了缓解DDR存储器的高速传输速度与外部端口传输速度之间的差异，在FPGA上，还经常使用片上RAM，在外部端口与DDR存储器之间进行缓冲。现有的仲裁器，经常采用轮询机制。这就可能导致，对一些带宽要求较高的视频通路响应不及时，造成对应的片上RAM溢出或者一直为空，从而出现视频数据中断或者丢失的问题。而为了解决这个问题，现有的做法是增加片上RAM的使用量，以缓冲更多的数据。但这就会导致成本的上升。

发明内容

基于此，有必要针对现有DDR存储器的仲裁器，对高带宽需求响应不及时的问题，提供一种DDR仲裁控制器、视频缓存装置及视频处理系统。

本申请一实施例提供了一种DDR仲裁控制器，用于多通道用户读写DDR存储器的调度管理，包括仲裁器以及若干个用户通道；

每个所述用户通道均与所述仲裁器连接，所述用户通道用于提供读写DDR存储器的读写请求；

所述仲裁器接收所有所述用户通道提供的读写请求，仲裁确定每个读写请求访问DDR存储器的时间片段；

所述仲裁器，包括若干模板仲裁节点，多个所述模板仲裁节点组成树状结构；所述仲裁器具有若干端口和根节点，每个所述端口连接一个所述用户通道，所述根节点用于输出仲裁结果；所述模板仲裁节点采用轮询机制，具有多个输入端和一个输出端，父节点的模板仲裁节点的输入端连接子节点的模板仲裁节点的输出端；所述模板仲裁节点的未连接有其他模板仲裁节点的输入端为叶节点，每个所述叶节点构成所述仲裁器的一个端口；至少有一个所述叶节点到所述根节点的深度小于其他叶节点到所述根节点的深度；

根据每个端口对应的叶节点到所述根节点的路径上的模板仲裁节点的输入端数量，确定所述端口接收到的读写请求访问DDR存储器的时间片段。

在一些实施例中，所述模板仲裁节点包括多种类型的子模板仲裁节点，不同类型的子模板仲裁节点具有不同数量的输入端。