[发明专利]一种大规模天线阵数字波控信号接口设计方法

说明书

本发明公开了一种大规模天线阵数字波控信号接口方案。本发明采用了改进的SPI四线接口方案，在射频前端集成带有SPI从机接口的数字逻辑模块，采用了加入ID标签的通信协议，从而能够在天线规模极大(如1024天线)的情况下，实现单个SPI主机控制器对所有天线单元的单独控制，或者对全体天线单元的控制。所述的接口方案改进了传统的SPI控制方案，将所需的接口数量减少为仅4根线，从而可使用低成本的FPGA或MCU作为主机控制器，不需浪费额外的接口。本发明的另一个优势在于板级的天线阵列布线简单，本发明将所需的PCB布线层数减少为两层，并给出了一种可行的布线方案。

技术领域

本发明涉及一种大规模天线阵数字波控信号接口设计方案，属于电子电路设计技术领域，特别适用于大规模天线阵列设计。

背景技术

卫星通信和雷达技术的硬件基础中，大规模天线阵列是不可或缺的关键模块。为了实现对不同方位的电磁波的发射和接收，收发机需要不断调整天线阵列中每一个天线的增益和相位。进入5G和毫米波时代后，通信的吞吐量和可靠性要求大幅提升，所使用的天线数量显著增大，阵列越发密集，实现准确、实时、高效的数字波控信号接口难度越发增高。

传统的天线阵控制采用串行外设接口(SPI)进行控制器和射频前端芯片的一对一，全双工通信。如图1中(a)所示，传统控制方案在天线阵列数量小的时候具有实现简单，片上数字模块逻辑复杂度较低的优点。当对应第k个SPI从机的片选信号SS被拉低时，其被选中，主机可以和其通信。然而，对于一个N×N的天线阵列而言，当天线数量N²增加时，板级控制信号线的数量呈天线数量的三倍趋势(3N²+1)大幅增加，从而导致板级布线难度增大，SPI主机控制器的接口开销大，效率低下。以毫米波通信用到的32×32(N＝32)的天线阵列为例，该种方案需要使用到SPI主机的接口数量为3073，也就意味着在PCB板上要排布同样多的控制信号线，这显然是难以实现的。原因有如下两方面：一方面，一般的单块FPGA芯片接口数量有限，难以达到3073；另一方面，普通的双层PCB板也难以完成这么多信号线的排布，可能需要四层板甚至更多层，增加了PCB面积和成本的开销。

发明内容

本设计通过对传统SPI协议的改进和优化，提出采用四线方案实现SPI主机控制器和大规模天线阵列的通信方案。天线阵中的每个射频前端芯片中都加入了不同的数字ID标签。该方案可实现低成本，一对多，全双工的数字波控信号接口。由于只使用了四根信号线，因此可以在低沉本的MCU或者单片小容量FPGA作为主机的情况下，采用普通的低成本双面PCB实现天线阵列设计。同时，本设计给出了一种可行的SPI从机电路的设计方案。

为了实现上述目的，本发明采用如下技术方案：

一种大规模天线阵数字波控信号接口设计方案，在天线阵中的每个相控阵芯片集成一个带有SPI从机接口的数字逻辑模块，采用了加入ID标签的通信协议，实现单个SPI主机控制器对天线阵中所有天线单元的单独控制或者对全体天线单元的控制，其中，天线阵中的每个射频前端都有一个不同的数字ID标签；

数字逻辑模块包括一个基于摩尔有限状态机的核心控制逻辑模块、一个复位控制模块、一个差错机制模块、一个通用寄存器、一个相控阵幅度和相位寄存器以及一个SPI从机；SPI从机将SPI主机的发送帧传输至核心控制逻辑模块，发送帧包括数字ID以及幅度和相位码；核心控制逻辑模块控制通用寄存器的读取和写入，当且仅当发送帧中的ID与该数字逻辑模块对应的射频前端的数字ID相同的时候，核心控制逻辑模块通过通用寄存器将幅度和相位码分配给相控阵幅度和相位控制寄存器，相控阵幅度和相位控制寄存器直接连接到射频前端；差错机制模块打开发送帧时，通过帧长校验和CRC检测发现帧错误时，自动关闭通用寄存器和相控阵幅度和相位寄存器与SPI从机接口之间的通信，并在通用寄存器中记录帧错误，当SPI主机进行错误询问时，通过SPI从机的MISO端口给予反馈，SPI主机发送复位帧后，在复位控制模块的控制下顺序同步复位。